Este trabalho apresenta a pesquisa e o desenvolvimento da ferramenta para geração automática de leiautes WTROPIC. O WTROPIC é uma ferramenta para a geração remota, acessível via WWW, de leiautes para circuitos CMOS adequada ao projeto FUCAS e ao ambiente CAVE. O WTROPIC foi concebido a partir de otimizações realizadas na versão 3 da ferramenta TROPIC. É mostrado também, como as otimizações no leiaute do TROPIC foram implementadas e como essas otimizações permitem ao WTROPIC cerca de 10% de redução da largura dos circuitos gerados em comparação ao TROPIC. Como o TROPIC, o WTROPIC é um gerador de macro células CMOS independente de biblioteca. Apresenta-se também, como a ferramenta WTROPIC foi integrada ao ambiente de concepção de circuitos CAVE, as mudanças propostas para metodologia de integração de ferramentas do CAVE que conduzem a uma melhora na qualidade de integração e a padronização das interfaces de usuário e como a síntese física de um leiaute pode ser então realizada remotamente. Dessa maneira, obteve-se uma ferramenta para a concepção de leiautes disponível a qualquer usuário com acesso a internet, mesmo que esse usuário não disponha de uma máquina com elevada capacidade de processamento, normalmente exigido por ferramentas de CAD.

Resumo não disponível

Este trabalho constitui a contribuição inicial para o desenvolvimento de um método de concepção de circuitos integrados pré-difundidos, também denominados "gate arrays", no âmbito do CPGCC/UFRGS. Uma nova taxonomia para o estado da arte dos circuitos integrados é proposta, visando situar o escopo do método. Após a elaboração de um breve histórico dos circuitos pré-difundidos, desenvolve-se um estudo genérico sobre métodos de projeto e elabora-se uma proposta de método para este estilo de concepção. Ferramentas implementadas e atividades de suporte à concepção são descritas, bem coma as diretivas para a evolução futura do método. / This work constitutes a first contribution to the development of a design methodology for gate array Integrated circuits in the CPGCC/UFRGS. A novel taxonomy of the state of the art on integrated circuits is proposed, aiming the definition of the scope of the work. After a brief review of gate array evolution, a general approach of design methods is developed, together with the proposal of a specific design method adequate for this design style. The tools implemented, as well as the elaborated design support activities are described. Finally, further directions for the evolution of the design method are presented.

Este trabalho trata da geração de módulos em lógica aleatória em um ambiente de compilação de silício. Apresenta-se uma ferramenta automática de projeto, cuja base é um subconjunto de características da metodologia de concepção de leiaute TRANCA. Esta metodologia é fundamentada, principalmente, na realização de conexões sobre as áreas ativas do circuito. Descreve-se as estratégias de geração e composição de células adotadas pela ferramenta. Estas estratégias resultaram de adaptações de técnicas reconhecidas de síntese automática de leiaute e de outras, desenvolvidas para suportarem as novas vantagens e restrições impostas pela metodologia em uso. Compara-se leiautes gerados automaticamente, com versões "manuais", "Standard Cell" e de outras ferramentas de síntese, constatando-se a compactação de área inerente a adoção da metodologia TRANCA. Projeções realizadas mostram que as vantagens de economia em silício acentuam-se com o uso de todo o potencial da metodologia. Realiza-se uma primeira avaliação dos resultados obtidos pela ferramenta, propondo-se, em função das deficiências observadas, otimizações nos procedimentos utilizados. Apresentam-se, também, sugestões para a síntese automática de leiaute suportando a metodologia como um todo. / This work deals with the generation of random logic modules within a silicon compilation environment. A design automatic tool is presented. Its designbasis is a subset of features of the TRANCA layout methodology, which is mainly based on routing over the circuit gates. The cell-building and cell-composition strategies adopted by the tool are described. They resulted from the adaption of well-established techniques and from other techniques developed to meet the advantages and constraints imposed by the methodology in use. Some automatic layouts are compared to handcrafted versions, Standard Cell layouts and versions by other physical design tools. The results show the area compaction inherent to the adoption of the TRANCA methodology. Accomplished projections show that the advantages of silicon saving increase with the use of the whole potential of the methodology. A first evaluation of the results obtained by the tool takes place. As a function of the observed deficiencies, optimizations for the used procedures are proposed. Suggestions for the layout automatic synthesis using the whole methodology are also presented.

Com o advento dos processos submicrônicos, a capacidade de integração de transistores tem atingido níveis que possibilitam a construção de um sistema completo em uma única pastilha de silício. Esses sistemas, denominados sistemas integrados, baseiam-se no reuso de blocos previamente projetados e verificados, os quais são chamados de núcleos ou blocos de propriedade intelectual. Os sistemas integrados atuais incluem algumas poucas dezenas de núcleos, os quais são interconectados por meio de arquiteturas de comunicação baseadas em estruturas dedicadas de canais ponto-a-ponto ou em estruturas reutilizáveis constituídas por canais multiponto, denominadas barramentos. Os futuros sistemas integrados irão incluir de dezenas a centenas de núcleos em um mesmo chip com até alguns bilhões de transistores, sendo que, para atender às pressões do mercado e amortizar os custos de projeto entre vários sistemas, é importante que todos os seus componentes sejam reutilizáveis, incluindo a arquitetura de comunicação. Das arquiteturas utilizadas atualmente, o barramento é a única que oferece reusabilidade. Porém, o seu desempenho em comunicação e o seu consumo de energia degradam com o crescimento do sistema. Para atender aos requisitos dos futuros sistemas integrados, uma nova alternativa de arquitetura de comunicação tem sido proposta na comunidade acadêmica. Essa arquitetura, denominada rede-em-chip, baseia-se nos conceitos utilizados nas redes de interconexão para computadores paralelos. Esta tese se situa nesse contexto e apresenta uma arquitetura de rede-em-chip e um conjunto de modelos para a avaliação de área e desempenho de arquiteturas de comunicação para sistemas integrados. A arquitetura apresentada é denominada SoCIN (System-on-Chip Interconnection Network) e apresenta como diferencial o fato de poder ser dimensionada de modo a atender a requisitos de custo e desempenho da aplicação alvo. Os modelos desenvolvidos permitem a estimativa em alto nível da área em silício e do desempenho de arquiteturas de comunicação do tipo barramento e rede-em-chip. São apresentados resultados que demonstram a efetividade das redes-em-chip e indicam as condições que definem a aplicabilidade das mesmas.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2007. / Submitted by Rosane Cossich Furtado (rosanecossich@gmail.com) on 2009-12-20T15:14:27Z No. of bitstreams: 1 2007_MarceloFerreiraStella.PDF: 1688296 bytes, checksum: b24b02c70f49d3587c98e03a5ff56958 (MD5) / Approved for entry into archive by Lucila Saraiva(lucilasaraiva1@gmail.com) on 2009-12-21T23:55:27Z (GMT) No. of bitstreams: 1 2007_MarceloFerreiraStella.PDF: 1688296 bytes, checksum: b24b02c70f49d3587c98e03a5ff56958 (MD5) / Made available in DSpace on 2009-12-21T23:55:27Z (GMT). No. of bitstreams: 1 2007_MarceloFerreiraStella.PDF: 1688296 bytes, checksum: b24b02c70f49d3587c98e03a5ff56958 (MD5) Previous issue date: 2007-06-20 / A proposta desta dissertação de Mestrado orienta-se na construção de um modelo numérico, baseado na solução da equação de Schrödinger, para o estudo da dinâmica de transporte em um conjunto de células de pontos quânticos acopladas lateralmente, que é a base para a construção de Automatos Celulares em dispositivos Quânticos - QCA’s (Quantumdot Cellular Automata). Para tanto, faz uso do modelo em uma dimensão que descreve o comportamento biestável do elétron excedente em uma única célula com dois pontos quânticos acoplados. Também promove o acoplamento lateral entre essas células pelo uso da forma integral da Equação de Poisson no cálculo de potenciais eletrostáticos para a construção de circuitos mais complexos. Este estudo, além de permitir a descrição do comportamento e a avaliação do desempenho (tempo para a estabilidade, resposta em freqüência) de tais circuitos, chega à análise da transmissão de informações binárias para arranjos de células acopladas. Em paralelo, também é possível avaliar os modelos numéricos utilizados e desenvolver estratégias de otimização para a melhoria dos processos computacionais envolvidos. _________________________________________________________________________________________ ABSTRACT / This Master Degree dissertation presents a numerical model, based on Schrödinger’s equation, to study the dynamical transport on laterallycoupled quantum dot cells. Those cells are the basis for constructing Quantum-dot Cellular Automata (QCA). A simple one-dimensional model was used for the wavefunction dynamic analysis and a simple numerical scheme for solving electrostatic potentials was developed. Behavior prediction and performance evaluation (i.e. settling time, frequency response) have been obtained. The developed simulation strategy allows the calculation of state transit times along chains of coupled quantum dots cells. The numerical algorithm was implemented in a MATLAB code for better performance, by using optimization strategies like array mathematics, variable’s pre-allocation, minimization of “for” loops, allowing the simulation of even more complex QCA’s arrays.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2007. / Submitted by Thaíza da Silva Santos (thaiza28@hotmail.com) on 2011-02-12T19:12:47Z No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / Approved for entry into archive by Daniel Ribeiro(daniel@bce.unb.br) on 2011-03-30T01:33:29Z (GMT) No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / Made available in DSpace on 2011-03-30T01:33:29Z (GMT). No. of bitstreams: 1 2007_VitorGACarneiro.pdf: 3206046 bytes, checksum: dc03ae117929cabb8d27c04d164f87fd (MD5) / As tecnologias básicas adotadas atualmente pela indústria semicondutora para a fabricação de memórias e processadores podem alcançar certos limites que fazem com que novas tecnologias tenham que ser estudadas e desenvolvidas. Os transistores mono-elétron, como outros dispositivos em escala nanométrica, parecem ser uma opção próspera para implementações GSI ou TSI no futuro. O desenvolvimento de arquiteturas de processador GSI e TSI, baseados em dispositivos nanoeletrônicos, está sendo feita atualmente. A abordagem adotada compreende a implementação de um núcleo de processamento extremamente paralelo e distribuído, construído com dispositivos nanoeletrônicos, organizados em células. A investigação destas arquiteturas considerou, até o presente, a utilização de interconexões ideais. Os limites das interconexões potencialmente ameaçam desacelerar ou parar o progresso histórico da indústria semicondutora. Neste trabalho, o desempenho elétrico de associações conhecidas de subcircuitos nanoeletrônicos básicos são estudados com a ajuda de um modelo de interconexão cujos parâmetros podem ser mudados. Os circuitos das associações são simulados com parâmetros do modelo variando de uma interconexão ideal até os piores casos e seus comportamentos dinâmicos são analisados. O objetivo deste estudo é determinar a influência das interconexões sobre o comportamento dos circuitos e estabelecer limites relacionados a interconexões para suas funcionalidade.As possibilidades de implementação usando novas tecnologias de interconexão, como nanotubos de carbono, são também apresentadas. _________________________________________________________________________________ ABSTRACT / The basic technologies presently adopted by the semiconductor industry for memory and processor fabrication can attain certain limits which make that new technologies have to be studied and developed. Single-electron transistors, like other nanoscale devices, seem to be a promising option for GSI or TSI implementations in the future. The development of GSI and TSI processor architectures, based upon nanoelectronic devices, is currently being done. The adopted approach comprises the implementation of a massive parallel and distributed processing core, built with nanoelectronic devices, organized in cells. The investigation on these architectures has considered, up to now, the employment of ideal interconnections. Interconnection limits potentially threaten to decelerate or halt the historical progression of the semiconductor industry. In this work, the electrical performance of known associations of basic nanoelectronic subcircuits are studied with the help of an interconnection model whose parameters can be changed. The association circuits are simulated with model parameters varying from a ideal interconnection to worst cases and their dynamic behavior are analyzed. The goal of this study is to determine the interconnection’s influence upon the circuit behavior and to establish interconnection-related limits for its functionality. The implementation possibilities using new interconnection technologies, like carbon nanotubes, are also presented.

Este trabalho trata da geração de módulos em lógica aleatória em um ambiente de compilação de silício. Apresenta-se uma ferramenta automática de projeto, cuja base é um subconjunto de características da metodologia de concepção de leiaute TRANCA. Esta metodologia é fundamentada, principalmente, na realização de conexões sobre as áreas ativas do circuito. Descreve-se as estratégias de geração e composição de células adotadas pela ferramenta. Estas estratégias resultaram de adaptações de técnicas reconhecidas de síntese automática de leiaute e de outras, desenvolvidas para suportarem as novas vantagens e restrições impostas pela metodologia em uso. Compara-se leiautes gerados automaticamente, com versões "manuais", "Standard Cell" e de outras ferramentas de síntese, constatando-se a compactação de área inerente a adoção da metodologia TRANCA. Projeções realizadas mostram que as vantagens de economia em silício acentuam-se com o uso de todo o potencial da metodologia. Realiza-se uma primeira avaliação dos resultados obtidos pela ferramenta, propondo-se, em função das deficiências observadas, otimizações nos procedimentos utilizados. Apresentam-se, também, sugestões para a síntese automática de leiaute suportando a metodologia como um todo. / This work deals with the generation of random logic modules within a silicon compilation environment. A design automatic tool is presented. Its designbasis is a subset of features of the TRANCA layout methodology, which is mainly based on routing over the circuit gates. The cell-building and cell-composition strategies adopted by the tool are described. They resulted from the adaption of well-established techniques and from other techniques developed to meet the advantages and constraints imposed by the methodology in use. Some automatic layouts are compared to handcrafted versions, Standard Cell layouts and versions by other physical design tools. The results show the area compaction inherent to the adoption of the TRANCA methodology. Accomplished projections show that the advantages of silicon saving increase with the use of the whole potential of the methodology. A first evaluation of the results obtained by the tool takes place. As a function of the observed deficiencies, optimizations for the used procedures are proposed. Suggestions for the layout automatic synthesis using the whole methodology are also presented.

Resumo não disponível

Com o advento dos processos submicrônicos, a capacidade de integração de transistores tem atingido níveis que possibilitam a construção de um sistema completo em uma única pastilha de silício. Esses sistemas, denominados sistemas integrados, baseiam-se no reuso de blocos previamente projetados e verificados, os quais são chamados de núcleos ou blocos de propriedade intelectual. Os sistemas integrados atuais incluem algumas poucas dezenas de núcleos, os quais são interconectados por meio de arquiteturas de comunicação baseadas em estruturas dedicadas de canais ponto-a-ponto ou em estruturas reutilizáveis constituídas por canais multiponto, denominadas barramentos. Os futuros sistemas integrados irão incluir de dezenas a centenas de núcleos em um mesmo chip com até alguns bilhões de transistores, sendo que, para atender às pressões do mercado e amortizar os custos de projeto entre vários sistemas, é importante que todos os seus componentes sejam reutilizáveis, incluindo a arquitetura de comunicação. Das arquiteturas utilizadas atualmente, o barramento é a única que oferece reusabilidade. Porém, o seu desempenho em comunicação e o seu consumo de energia degradam com o crescimento do sistema. Para atender aos requisitos dos futuros sistemas integrados, uma nova alternativa de arquitetura de comunicação tem sido proposta na comunidade acadêmica. Essa arquitetura, denominada rede-em-chip, baseia-se nos conceitos utilizados nas redes de interconexão para computadores paralelos. Esta tese se situa nesse contexto e apresenta uma arquitetura de rede-em-chip e um conjunto de modelos para a avaliação de área e desempenho de arquiteturas de comunicação para sistemas integrados. A arquitetura apresentada é denominada SoCIN (System-on-Chip Interconnection Network) e apresenta como diferencial o fato de poder ser dimensionada de modo a atender a requisitos de custo e desempenho da aplicação alvo. Os modelos desenvolvidos permitem a estimativa em alto nível da área em silício e do desempenho de arquiteturas de comunicação do tipo barramento e rede-em-chip. São apresentados resultados que demonstram a efetividade das redes-em-chip e indicam as condições que definem a aplicabilidade das mesmas.