Les Syst emes sur puce (soc) sont de plus en plus complexes. Leur concep- tion repose largement sur la r eutilisation des blocs, appel es ip (Intellectual Pro- perty). Ces ip sont construites par des concepteurs di erents travaillant avec des outils di erents. Aussi existe-t-il une demande pressante concernant l'in- terop erabilit e des ip, c'est- a-dire d'assurer la compatibilit e des formats et l'uni- cit e d'interpr etation de leurs descriptions. ip-xact constitue un standard de facto d e ni dans le cadre de la conception de syst emes electroniques pour fournir des repr esentations portables de composants ( electroniques) et d'ip. ip-xact a r eussi a assurer la compatibilit e syntaxique, mais il a n eglig e les aspects comportemen- taux. uml est un langage de mod elisation classique pour le g enie logiciel. Il four- nit des el ements de mod ele propres a couvrir tous les aspects structurels et com- portementaux d'une conception. Nous pr^onons une utilisation conjointe d'uml et d'ip-xact pour r ealiser la n ecessaire interop erabilit e. Plus pr ecis ement, nous r eutilisons le pro l uml pour marte pour etendre uml avec des caract eristiques temps r eel embarqu ees. Le paquetage Mod elisation G en erique de Ressources de marte est etendu pour prendre en compte des sp eci cit es structurelles d'ip- xact. Le Mod ele de temps de marte etend le mod ele atemporel d'uml avec le concept de temps logique bien adapt e a la mod elisation au niveau syst eme electronique. La premi ere contribution de cette th ese est la d e nition d'un mod ele de do- maine pour ip-xact. Ce mod ele de domaine est utilis e pour construire un pro l uml pour ip-xact qui r eutilise autant que possible les st er eotypes de marte et en d e nit de nouveaux uniquement en cas de besoin. Une transformation de mod ele a et e mise en uvre dans ATL permettant d'utiliser des editeurs graphiques uml comme front-end pour la sp eci cation d'ip et la g en eration des sp eci cations ip- xact correspondantes. Inversement, des chiers ip-xact peuvent ^etre import es dans un outil uml par une autre transformation de mod eles. La deuxi eme contribution porte sur la mod elisation de propri et es et de con- traintes temporelles portant sur des ip. Les diagrammes comportementaux d'uml sont enrichis avec des horloges logiques et des contraintes d'horloge exprim ees dans le langage de speci cation de contraintes d'horloge (ccsl) de marte. La sp eci cation ccsl peut alors servir de mod ele de r ef erence pour le com- portement temporel attendu et la v eri cation des impl ementations a di erents niveaux d'abstraction (rtl ou tlm). Les propri et es temporelles sont v eri ees en utilisant une biblioth eque sp ecialis ee d'observateurs.

La principale contribution de cette thèse porte sur la proposition et le développement d'une approche d'Ingénierie Dirigée par les Modèles (IDM), liée à une méthodologie basée sur des composants, pour faciliter la conception, design et implantation des Systèmes Dynamiquement Reconfigurables sur puce (FPGA). La méthodologie proposée repose sur l'utilisation du paradigme Metadata-based Composition Framework, et fortement basée sur des standards, tels qu'UML MARTE et, en particulier, l'IEEE IP-XACT, qui est exploitée comme représentation intermédiaire pour les IPs utilisés et pour la plateforme matérielle composée aux hautes-niveaux d'abstraction. Un procès d'emballage permet la réutilisation des bloques IP, qui ont été enveloppés par des interfaces PLB (IP statiques) et propriétaires (IP dynamiques). Subséquemment, la libraire est utilisée pour la composition d'un modèle de plateforme en UML, mais qui étant générative, permet la création d'une description cible de la composante matérielle de la plateforme, dans la forme d'un modèle spécifique à Xilinx Platform Studio, obtenu par des transformations des modèles. Les chaines de transformations pour la création de la libraire et de la plateforme, respectivement, ont été développées et implantées en utilisant Sodius MDWorkbench, un outil IDM conçu pour la création et manipulation des modèles et leur méta - modèles, ainsi que la définition et exécution des transformations des modèles associées / The main contribution of this thesis consists on the proposition and development a Model-driven Engineering (MDE) framework, in tandem with a component-based approach, for facilitating the design and implementation of Dynamic Partially Reconfigurable (DPR) Systems-on-Chip. The proposed methodology has been constructed around the Metadata-based Composition Framework paradigm, and based on common standards such as UML MARTE and the IEEE IP-XACT standard, an XML representation used for storing metadata about the IPs to be reused and of the platforms to be obtained at high-levels of abstraction. In fact, a componentizing process enables us to reuse the IP blocks, in UML MARTE, by wrapping them with PLB (static IPs) and proprietary (DPR blocks) interfaces. This is attained by reflecting the associated IP metadata to IP-XACT descriptions, and then to UML MARTE templates (IP reuse). Subsequently, these IP templates are used for composing a DPR model that can be exploited to create a Xilinx Platform Studio FPGA-design, through model transformations. The IP reflection and system generation chains were developed using Sodius MDWorkbench, an MDE tool conceived for the creation and manipulation of models and their meta-models, as well as the definition and execution of the associated transformation rules.

As Moore's law continues to progress, it is becoming increasingly difficult for hardware designers to fully utilize the increasing number of transistors available semiconductor devices including FPGAs. This design productivity gap must be addressed to allow designs to take full advantage of the increased logic density that results from rising transistor density. The reuse of previously developed and verified intellectual property (IP) is one approach that has claimed to narrow the design productivity gap. Reuse, however, has proved difficult to realize in practice because of the complexity of IP and the reluctance of designers to reuse IP that they do not understand. This thesis proposes to narrow the design productivity gap for FPGAs by simplifying the reuse problem by encapsulating IP with extra machine-readable information or meta-data. This meta-data simplifies reuse by providing a language independent format for composing complex systems, providing a parameter representation system, defining high-level data types for FPGA IP, and allowing arbitrary IP to be described as actors in the homogeneous synchronous dataflow model of computation.This work implements meta-data in XML and presents two XML schemas that enable reuse. A new XML schema known as CHREC XML is presented as well as extensions that enable IP-XACT to be used to describe FPGA dataflow IP. Two tools developed in this work are also presented that leverage meta-data to simplify reuse of arbitrary IP. These tools simplify structural composition of IP, allow designers to manipulate parameters, check and validate high-level data types, and automatically synthesize control circuitry for dataflow designs. Productivity improvements are also demonstrated by reusing IP to quickly compose software radio receivers.

La complexité des systèmes sur puce s'accentue pour supporter les nouvelles applications dans le domaine des télécommunications et du multimédia. La tendance actuelle des nouvelles architectures matérielles converge vers des plateformes multi-cœurs à plusieurs unités de calcul (processeurs, DSP, IP) interconnectées par un réseau sur puce qui peut être configurable au niveau de ses interfaces réseau. Pour ce genre d'architectures, les environnements de génération de code classiques ne sont plus adaptés. Cette thèse propose un flot de génération de code de configuration pour le déploiement des applications de type flots de données sur les architectures à base d'IPs interconnectés à travers un réseau sur puce configurable. Le flot commence par un modèle de haut niveau de l'application et de l'architecture et propose une méthodologie de partitionnement des ressources. Le processus de génération de code passe par plusieurs étapes modélisées par diverses représentations intermédiaires du système. Le flot a été développé par la suite dans un environnement basé sur le standard IEEE 1685 (IP-XACT). Le flot proposé a été appliqué pour la génération et la validation du code de configuration en vue de déployer une application 3GPP-LTE de télécommunication sur la plateforme Magali. Le flot a ensuite été généralisé pour supporter, en plus de la génération du code de configuration, la génération du code logiciel exécutable par les processeurs.

The main contribution of this thesis consists on the proposition and development a Model-driven Engineering (MDE) framework, in tandem with a component-based approach, for facilitating the design and implementation of Dynamic Partially Reconfigurable (DPR) Systems-on-Chip. The proposed methodology has been constructed around the Metadata-based Composition Framework paradigm, and based on common standards such as UML MARTE and the IEEE IP-XACT standard, an XML representation used for storing metadata about the IPs to be reused and of the platforms to be obtained at high-levels of abstraction. In fact, a componentizing process enables us to reuse the IP blocks, in UML MARTE, by wrapping them with PLB (static IPs) and proprietary (DPR blocks) interfaces. This is attained by reflecting the associated IP metadata to IP-XACT descriptions, and then to UML MARTE templates (IP reuse). Subsequently, these IP templates are used for composing a DPR model that can be exploited to create a Xilinx Platform Studio FPGA-design, through model transformations. The IP reflection and system generation chains were developed using Sodius MDWorkbench, an MDE tool conceived for the creation and manipulation of models and their meta-models, as well as the definition and execution of the associated transformation rules.