L'intégration tridimensionnelle (3D), où plusieurs puces sont empilées et interconnectées, est en train de révolutionner l'industrie des semi-conducteurs.Cette technologie permet d'associer, dans un même boîtier, des puces électroniques (analogique, numérique, mémoire) avec des puces d'autres domaines(MEMS, bio-capteurs, optique, etc). Cela ouvre de nombreuses voies d'innovation. Néanmoins, l'absence d'outils de conception assistée ordinateur(CAO) adaptés aux systèmes 3D freine l'adoption de la technologie.Cette thèse contribue à deux problématiques liées à la conception 3D : le partitionnement d'un système sur de multiples puces et l'optimisation hiérarchique de systèmes multiphysiques (hétérogènes).La première partie de la thèse est dédiée au problème de partitionner la fonctionnalité d'un système sur de multiples puces. Un outil de « floorplan » 3D a été développé pour optimiser ce partitionnement en fonction de la surface des puces, de la température d'opération du circuit et de la structure des interconnexions. Ce type d'outil étant complexe, nous proposons de régler ses paramètres de façon automatique par l'utilisation d'algorithmes évolutionnaires.Des résultats expérimentaux sur une suite de benchmarks et sur une architecture multi processeur connecté en réseau démontrent l'efficacité et l'applicabilité des techniques d'optimisation proposées.Dans la deuxième partie, nous présentons une méthodologie de conception hiérarchique qui est adaptée aux systèmes hétérogènes. La méthode combine une approche ascendante et descendante et utilise des courbes de compromis(Fronts de Pareto) comme une abstraction de la performance d'un circuit.La contribution principale de la thèse consiste à utiliser des techniques d'interpolation pour représenter les Fronts de Pareto par des fonctions continues et à leur intégration dans des processus d'optimisation classiques. Cela permet un gain en flexibilité lors de l'étape ascendante du flot (caractérisation) et un gain en temps lors de l'étape descendante (synthèse). Le flot de conception est démontré sur un amplificateur opérationnel ainsi comme sur la synthèse d'un lien optoélectronique avec trois niveaux hiérarchiques. / 3D integration technology is driving a strong paradigm shift in the design of electronic systems. The ability to tightly integrate functions from different technology nodes (analog, digital, memory) and physical domains (MEMS, optics, etc) offers great opportunities for innovation (More than Moore). However, leveraging this potential requires efficient CAD tools to compare architectural choices at early design stages and to co-optimize multiphysics systems.This thesis work is divided into two parts. The first part is dedicated to the problem of partitioning a system into multiple dies. A 3D floorplanning tool was developed to optimize area, temperature and the interconnect structure of a 3DIC. Moreover, a meta-optimization approach based on genetic algorithms is proposed to automatically configure the key parameters of the floorplanner. Tests were carried out on architectural benchmarks and a NoC based multiprocessor to demonstrate the efficiency of the proposed techniques.In the second part of the thesis, a hierarchical design methodology adapted to heterogeneous systems is presented. The method combines the bottom-up and top-down approaches with Pareto-front techniques and response surface modeling. The Pareto front of lower level blocks are extracted and converted into predictive performance models that can be stored and reused in a top-down optimization process. The design flow is demonstrated on an operational amplifier as well as on the synthesis of an optoelectronic data link with three abstraction levels.

Pas de résumé / CMOS image sensor based on Active pixel sensor has considerably contributed to the imaging market and research interest in the past decade. Furthermore technology advancement has provided the capability to integrate more and more functionality into a single chip in multiple layers leading to a new paradigm, 3D integration. CMOS image sensor is one such application which could utilize the capability of 3D stacked architecture to achieve dedicated technologies in different layers, wire length reduction, less area, improved performancesThis research work is focused mainly on the early stages of design space exploration using hierarchical approach and aims at reducing time to market. This work investigates the imager from the top-down design perspective. Methodical anal y sis of imager is performed to achieve high level of flexibility and modularity. Re-useable models are developed to explore early design choices throughout the hierarchy. Finally, pareto front (providing trade off solutions) methodology is applied to explore the operating range of individual block at system level to help the designer making his design choice. Furthermore the thermal issues which get aggravated in the 3D stacked chip on the performance of the imager are studied. Systeme based thermal model is built to investigate the behavior of imager pixel matrix and to simulate the pixel matrix at high speed with acceptable accuracy compared to electrical simulations. The modular nature of the model makes simulations with future matrix extension straightforward. Validation of the thermal model with respect to electrical simulations is discussed. Finally an integrated design flow is developed to perform 3D floorplanning and to perform thermal anal y sis of the imager pixel matrix.

L'utilisation de la troisième dimension peut entraîner une réduction significative de la puissance et de la latence moyenne du trafic dans les réseaux sur puce (Network-on-Chip). La technologie des vias à travers le substrat (ou Through-Silicon Via) est la technologie la plus prometteuse pour l'intégration 3D, car elle offre des liens verticaux courts qui remédient au problème des longs fils dans les NoCs-2D. Les TSVs sont cependant énormes et les processus de fabrication sont immatures, ce qui réduit le rendement des systèmes sur puce à base de NoC-3D. Par conséquent, l'idée de réseaux sur puce 3D partiellement connectés verticalement a été introduite pour bénéficier de la technologie 3D tout en conservant un haut rendement. En outre, de tels réseaux sont flexibles, car le nombre, l'emplacement et l'affectation des liens verticaux dans chaque couche peuvent être décidés en fonction des exigences de l'application. Cependant, ce type de réseaux pose un certain nombre de défis : Le routage est le problème majeur, car l'élimination de certains liens verticaux fait que l'on ne peut utiliser les algorithmes classiques qui suivent l'ordre des dimensions. Pour répondre à cette question nous expliquons et évaluons un algorithme de routage déterministe appelé “Elevator First”, qui garanti d'une part que si un chemin existe, alors on le trouve, et que d'autre part il n'y aura pas d'interblocages. Fondamentalement, la performance du NoC est affecté par a) la micro architecture des routeurs et b) l'architecture d'interconnexion. L'architecture du routeur a un effet significatif sur la performance du NoC, à cause de la latence qu'il induit. Nous présentons la conception et la mise en œuvre de la micro-architecture d'un routeur à faible latence implantant​​l'algorithme de routage Elevator First, qui consomme une quantité raisonnable de surface et de puissance. Du point de vue de l'architecture, le nombre et le placement des liens verticaux ont un rôle important dans la performance des réseaux 3D partiellement connectés verticalement, car ils affectent le nombre moyen de sauts et le taux d'utilisation des FIFOs dans le réseau. En outre, l'affectation des liens verticaux vers les routeurs qui n'ont pas de ports vers le haut ou/et le bas est une question importante qui influe fortement sur les performances. Par conséquent, l'exploration architecturale des réseaux sur puce 3D partiellement connectés verticalement est importante. Nous définissons, étudions et évaluons des paramètres qui décrivent le comportement du réseau, de manière à déterminer le placement et l'affectation des liens verticaux dans les couches de manière simple et efficace. Nous proposons une méthode d'estimation quadratique visantà anticiper le seuil de saturation basée sur ces paramètres. / Utilization of the third dimension can lead to a significant reduction in power and average hop-count in Networks- on-Chip (NoC). TSV technology, as the most promising technology in 3D integration, offers short and fast vertical links which copes with the long wire problem in 2D NoCs. Nonetheless, TSVs are huge and their manufacturing process is still immature, which reduces the yield of 3D NoC based SoC. Therefore, Vertically-Partially-Connected 3D-NoC has been introduced to benefit from both 3D technology and high yield. Moreover, Vertically-Partially-Connected 3D-NoC is flexible, due to the fact that the number, placement, and assignment of the vertical links in each layer can be decided based on the limitations and requirements of the design. However, there are challenges to present a feasible and high-performance Vertically-Partially-Connected Mesh-based 3D-NoC due to the removed vertical links between the layers. This thesis addresses the challenges of Vertically-Partially-Connected Mesh-based 3D-NoC: Routing is the major problem of the Vertically-Partially-Connected 3D-NoC. Since some vertical links are removed, some of the routers do not have up or/and down ports. Therefore, there should be a path to send a packet to upper or lower layer which obviously has to be determined by a routing algorithm. The suggested paths should not cause deadlock through the network. To cope with this problem we explain and evaluate a deadlock- and livelock-free routing algorithm called Elevator First. Fundamentally, the NoC performance is affected by both 1) micro-architecture of routers and 2) architecture of interconnection. The router architecture has a significant effect on the performance of NoC, as it is a part of transportation delay. Therefore, the simplicity and efficiency of the design of NoC router micro architecture are the critical issues, especially in Vertically-Partially-Connected 3D-NoC which has already suffered from high average latency due to some removed vertical links. Therefore, we present the design and implementation the micro-architecture of a router which not only exactly and quickly transfers the packets based on the Elevator First routing algorithm, but it also consumes a reasonable amount of area and power. From the architecture point of view, the number and placement of vertical links have a key role in the performance of the Vertically-Partially-Connected Mesh-based 3D-NoC, since they affect the average hop-count and link and buffer utilization in the network. Furthermore, the assignment of the vertical links to the routers which do not have up or/and down port(s) is an important issue which influences the performance of the 3D routers. Therefore, the architectural exploration of Vertically-Partially-Connected Mesh-based 3D-NoC is both important and non-trivial. We define, study, and evaluate the parameters which describe the behavior of the network. The parameters can be helpful to place and assign the vertical links in the layers effectively. Finally, we propose a quadratic-based estimation method to anticipate the saturation threshold of the network's average latency.