Moderne enbrikkesystemer bygges i større og større grad opp av heterogene strukturer der ulike applikasjoner med forskjellige oppgaver kommuniserer med hverandre. Strenge krav stilles til pålitelighet i form av korrekthet, enkelhet, robusthet, stabilitet, rettferdighet og optimalitet i slike systemer. Network on Chip(NoC)'s viktigste oppgave er å skjule kommunikasjonsprotokollen for de ulike applikasjonene slik at de kan utvikles uavhengig av brikkens infrastruktur. Videre bidrar NoC til å møte strenge tidsfrister i sanntidssystemer. Arbeidet viser at NoC er spesielt anvendbart på FPGA, der infrastruktur er en begrenset ressurs. Videre kan NoC bedre utnyttelse av dynamisk rekonfigurering. Undersøkelser viser at en nettverksarkitektur med SAF-svitsjing og to virtuelle kanaler per ruter gir gode resultater for båndbredde og QoS. QoS med to prioritetsnivåer oppnås ved at hver ruter arbitrerer på en inngangskø samt at alle pakker til en hver tid er fullstendig buffret i en ruter i nettverket. Syntese til Xilinx Spartan-3 FPGA viser at nettverket med 4x4 mesh-topologi gir en teoretisk båndbredde på $1,3GBit/s$. Videre viser analyser at nettverket er anvendbart på et antall FPGA'er og med en rekke ulike applikasjoner. Arbeidet har vist at QoS for NoC er både fordelaktig og oppnåelig i moderne enbrikkesystemer.

Denne rapporten begynner med å presentere de ulike batteritypene som har vært og er aktuelle å benytte i elbiler. Videre er de ulike kildene til feil vurdert. Måleparametere og vanlige metoder for å korrigere avvik og sikre battericellene er presentert. Arbeidet med testing av krets fra Linear Technology, samt målinger gjort på celler for å avdekke eventuelle feilkilder, avsluttes med forslag til et system som skal sikre batterienes egenskaper gjennom hele batteriets levetid.

Denne masteroppgaven er et arbeid mot et system med et dynamisk rekonfigurerbart digitalt FIR-filter på FPGA. Filteret benytter konstantmultiplikatorer optimalisert med CSD-kode for lite areal og kort rekongureringstid samtidig som høy fleksibilitet. Filterstruktur og partisjoneringsalternativer for oppdeling i dynamisk og statisk design er analysert, det er sett på betydningen ved bruk av bussmakroer, og det er sett på muligheten for bruk av multiplikatormoduler med dynamisk størrelse for eventuelt å gjenbruke ledig logikk. Tre filtervarianter er simulert og syntetisert mot Virtex-4 på et testkort av typen Suzaku-V. Et FIR-filter på transponert form med individuelle delvis rekonfigurerbare konstantmultiplikatormoduler gir et godt utgangspunkt for videre arbeid. Arbeidet er en videreføring av prosjektoppgaven der det ble laget et program som genererer FIR-filtre og CSD-enkodede konstantmultiplikatorer i VHDL. Prosjektoppgaven ble skrevet i desember 2008.

Ved utviklingen av nye produkter er det ønskelig å ha muligheten til å teste produktet for å forsikre korrekt oppførsel. For AHEADs Network on Chip løsning vil en slik testing kreve et skreddersydd testmiljø. Arbeidet i denne oppgaven kartlegger en rekke relevante testfasiliteter, for så å evaluere alle disse med hensyn på implementerbarhet, samt areal- og tidsbegrensninger. Videre er en prioritetsliste opprettet der alle testfasilitetene rangeres etter prioritet. Ut ifra denne prioritetslisten er det implementert en rekke moduler som tilbyr meget nøye trafikksimulering med enten en pseudotilfeldig eller fast bitrate, samt lagring av samtlige pakkers tidsforsinkelse gjennom rutersystemet. Det er også designet en ny arbiter for å bedre utsultingen av den lokale inngangen ved høy pågang på ruteren. Modulene som er designet i denne oppgaven er. •Konfigurerbar trafikkgenerator •Trafikkmonitor •Kontrollmodul for utlesning av data •Arbiter Videre er alle modulene simulert for korrekt oppførsel, samt at systemet er implementert og testet på målplattformen Suzaku-S. Testene viser at testmiljøet er meget anvendelig med hensyn på å simulere kompliserte trafikkbilder, samt gi relevant informasjon og vranglåser og bugs som kan benyttes i videre utvikling av systemet. Testmiljøet er også benyttet til å trafikkplanlegge en videoskalerer, der testmiljøets rolle er å angi om den gitte modulplasseringen tilfredsstiller throughputkravene hver modul har.

This paper contains the analysis, development, production and testing of a surveillance system for the monitoring of the MKDG, a high voltage pulse kicker in the MKD-system. The MKD-system is a part of the LHC Beam Dump System situated at point 6 in the LHC. The surveillance is active whenever the MKDs are operational. The system is reporting any deviations from normal behaviour and runs an extensive analysis of the MKDG whenever there is a beam dump. The results are checked before a new run in the LHC can be initiated. The final result is a working prototype which monitors and analyzes the MKDG and communicates the results to a PLC. The accomplished resolution is 10 bits for all six channels and this is acceptable.

Testing and verification of digital systems is an essential part of product develop-ment. The Network on Chip(NoC), as a new paradigm within interconnections;has a specific need for testing. This is to determine how performance and prop-erties of the NoC are compared to the requirements of different systems such asprocessors or media applications.A NoC has been developed within the AHEAD project to form a basis for areconfigurable platform used in the AHEAD system. This report gives an outlineof the project to develop testing and benchmarking systems for a NoC. The specificwork has been regarding the development of a generic module connected to theNoC and capability of testing the NoCs’ properties. The test system was initiatedby Ivar Ersland in 2009 and developed further by Andreas Hepsø, and MagnusNamork in the fall of 2010. The functionality and systems that are implementedare the following:• Fully functional Hardware/Software interface which defines communicationbetween NoC the user• Reactive system which responds to interaction based on package information• MPEG example system that mimics an MPEG data stream• Software reconfiguration of the traffic tables by sending specific packages tothe system• Cell processor example application to test simple computation and commu-nicating modules on the networkThe systems have been tested successfully, verified and implemented on a XilinxSpartan FPGA. It has also been developed a software system written in C to read and interpret data from the Network in on-chip tests. In total these imple-mentations have been the foundation of building a benchmarking platform for theNoC.

A complete analog front-end for portable ECG systems in 65nm technology was modeled and simulated using Cadence Virtuoso. All the required components for the AFE was incorporated into the continuous-time loop filter of a 10-bit ADC. By varying the effective transconductance of the input OTA, preamplification of the input signal was achieved. The required filtering is achieved through the ADC's own loop filter and through digital post-filtering. The ADC meets the IEC60601-2-47 standard. This simple, minimal and digitally assisted converter achieve some attractive features by dynamically adapting the programmable signal gain of the first integrator to keep the output signal range at a more constant level where the SNDR is sufficiently high.The ADC has a 100Hz bandwidth, achieves an ENOB of over 9.4 bits at a power consumption of 3.6 uWatts. The input referred noise ranges from 2.7uV(RMS) to 18.7uV(RMS) depending on gain setting. The estimated area consumption is about 0.2mm2.

This project investigates the feasibility of automating the test of ΔΣ-modulators using circuitcomponents available on 8-bit microcontrollers, and by doing so reducing test costs.A Built-In-Self-Test (BIST) scheme, using a binary stream as stimuli and two differentsolutions for signal analysis is suggested and simulated in SPICE to investigate its suitability.The test can not lead to a large area increase, increasing area leads to an increase inproduction cost. The test has to reduce testing time. The extra area occupied by the testarchitecture has to be paid in shorter testing time and therefore a lower unit price. The test hasto remove or lower the requirements of the off-chip tester, and by doing so reducing cost.The proposed BIST requires a very small area and is capable of calculating offset, gain andSignal to Noise Ratio with a high degree of accuracy. The proposed solution enables on-chiptesting without the need for expensive external stimuli and signal analyzers, making testing onwafer possible thus improving production yield.The proposed test will not reduce test time by itself, however by integrating the test on-chipand allowing this to run in the background while other on-chip modules are tested total testtime can be reduced to the time required to shift the stimuli into the chip