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Técnicas de reconfigurabilidade dos FPGAs da família APEX 20K - Altera. / Reconfigurability technics for the FPGAs of family APEX 20K - Altera.Teixeira, Marco Antonio 26 August 2002 (has links)
Os dispositivos lógicos programáveis pertencentes à família APEX 20K, são configurados no momento da inicialização do sistema com dados armazenados em dispositivos especificamente desenvolvidos para esse fim. Esta família de FPGAs possui uma interface otimizada, permitindo também que microprocessadores os configure de maneira serial ou paralela, síncrona ou assíncronamente. Depois de configurados, estes FPGAs podem ser reconfigurados em tempo real com novos dados de configuração. A reconfiguração em tempo real conduz a inovadoras aplicações de computação reconfigurável. Os dispositivos de configuração disponíveis comercialmente, limitam-se a configurar os FPGAs apenas no momento da inicialização do sistema e sempre com o mesmo arquivo de configuração. Este trabalho apresenta a implementação de um controlador de configuração capaz de gerenciar a configuração e reconfiguração de múltiplos FPGAs, a partir de vários arquivos distintos de configuração. Todo o projeto é desenvolvido, testado e validado através da ferramenta EDA Quartus II, que propicia um ambiente de desenvolvimento integrado de projeto, compilação e síntese lógica, simulação e análise de tempo. / The APEX 20K programmable logic devices family, are configured at system power-up with data stored in a specific serial configuration device. This family of FPGAs contain an optimized interface that permits microprocessors to configure APEX 20K devices serially or in parallel, and synchronously or asynchronously. After configured, it can be reconfigured in-circuit by resetting the device and loading new data. Real-time changes lead to innovative reconfigurable computing applications. The commercial available configuration devices limit to configure the APEX 20K devices only on the system power-up and always with the same configuration data file. This work shows a configuration controller implementation that can manage the configuration and reconfiguration of several FPGAs from multiple configuration files. The entire project is developed, tested and validated through the EDA tool Quartus II, that provide a integrated package with HDL and schematic design entry, compilation and logic synthesis, full simulation and worst-case timing analysis.
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Técnicas de reconfigurabilidade dos FPGAs da família APEX 20K - Altera. / Reconfigurability technics for the FPGAs of family APEX 20K - Altera.Marco Antonio Teixeira 26 August 2002 (has links)
Os dispositivos lógicos programáveis pertencentes à família APEX 20K, são configurados no momento da inicialização do sistema com dados armazenados em dispositivos especificamente desenvolvidos para esse fim. Esta família de FPGAs possui uma interface otimizada, permitindo também que microprocessadores os configure de maneira serial ou paralela, síncrona ou assíncronamente. Depois de configurados, estes FPGAs podem ser reconfigurados em tempo real com novos dados de configuração. A reconfiguração em tempo real conduz a inovadoras aplicações de computação reconfigurável. Os dispositivos de configuração disponíveis comercialmente, limitam-se a configurar os FPGAs apenas no momento da inicialização do sistema e sempre com o mesmo arquivo de configuração. Este trabalho apresenta a implementação de um controlador de configuração capaz de gerenciar a configuração e reconfiguração de múltiplos FPGAs, a partir de vários arquivos distintos de configuração. Todo o projeto é desenvolvido, testado e validado através da ferramenta EDA Quartus II, que propicia um ambiente de desenvolvimento integrado de projeto, compilação e síntese lógica, simulação e análise de tempo. / The APEX 20K programmable logic devices family, are configured at system power-up with data stored in a specific serial configuration device. This family of FPGAs contain an optimized interface that permits microprocessors to configure APEX 20K devices serially or in parallel, and synchronously or asynchronously. After configured, it can be reconfigured in-circuit by resetting the device and loading new data. Real-time changes lead to innovative reconfigurable computing applications. The commercial available configuration devices limit to configure the APEX 20K devices only on the system power-up and always with the same configuration data file. This work shows a configuration controller implementation that can manage the configuration and reconfiguration of several FPGAs from multiple configuration files. The entire project is developed, tested and validated through the EDA tool Quartus II, that provide a integrated package with HDL and schematic design entry, compilation and logic synthesis, full simulation and worst-case timing analysis.
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Projeto de um microcomputador de 8 bits para aplicações em pesquisa e ensino / 8 bits microcomputer project for applications in research and teachingMartins, Mateus Jose 18 May 1990 (has links)
O presente trabalho descreve o desenvolvimento de um microcomputador de 8 bits. O projeto inclui além dos circuitos básicos, lógica adicional para extender a memória contornando o limite normal de endereçamento. Um disco virtual uma interface em RAM e uma interface para \"Winchester\" foram desenvolvidas para extender a capacidade de armazenamento secundário e a velocidade de execução. Suporte para o coprocessador AM9511 é fornecido para freqüentes cálculos em ponto flutuante. Rotinas para operações básicas de E/,. manipulação da memória e \"Caching\" de disco, foram desenvolvidas para suportar o sistema operacional CP/M. Um monitor residente com montador, desmontador e funções de E/S de alto nível, foi construído para ajudar no desenvolvimento de aplicações dedicadas. / The present works describes the development of an 8 bits microcomputer system. The project includes, besides the basic circuity, additional logic for memory extension behind the regular address limit. A virtual RAM disk and a Winchester interface were developed to extend secondary storage and execution speed. For floating point intensive calculations support for an AM9511 coprocessor is given. Routines for basic I/O operations, memory management and disk \"Caching\" were developed to support the CP/M operating system. A resident monitor with assembly, disassembly and high level I/O functions was constructed to aid the development of dedicated application.
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Projeto de um microcomputador de 8 bits para aplicações em pesquisa e ensino / 8 bits microcomputer project for applications in research and teachingMateus Jose Martins 18 May 1990 (has links)
O presente trabalho descreve o desenvolvimento de um microcomputador de 8 bits. O projeto inclui além dos circuitos básicos, lógica adicional para extender a memória contornando o limite normal de endereçamento. Um disco virtual uma interface em RAM e uma interface para \"Winchester\" foram desenvolvidas para extender a capacidade de armazenamento secundário e a velocidade de execução. Suporte para o coprocessador AM9511 é fornecido para freqüentes cálculos em ponto flutuante. Rotinas para operações básicas de E/,. manipulação da memória e \"Caching\" de disco, foram desenvolvidas para suportar o sistema operacional CP/M. Um monitor residente com montador, desmontador e funções de E/S de alto nível, foi construído para ajudar no desenvolvimento de aplicações dedicadas. / The present works describes the development of an 8 bits microcomputer system. The project includes, besides the basic circuity, additional logic for memory extension behind the regular address limit. A virtual RAM disk and a Winchester interface were developed to extend secondary storage and execution speed. For floating point intensive calculations support for an AM9511 coprocessor is given. Routines for basic I/O operations, memory management and disk \"Caching\" were developed to support the CP/M operating system. A resident monitor with assembly, disassembly and high level I/O functions was constructed to aid the development of dedicated application.
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