L'évolution de l'Internet comme support de communication entre les applications et les organisations a révolutionné les méthodes de coopération classiques. Les technologies réseaux actuelles, notamment les services Web, permettent le développement de nouveaux paradigmes de coopération. En effet, les entreprises peuvent dans un premier temps externaliser leurs procédés métiers comme des services Web pour former dans un deuxième temps ce qu'on appelle une entreprise virtuelle par compositions de services externalisés. Mais, comme souvent en informatique, ce qui est supposé apporter de la facilité apporte aussi son lot de complexité et de questions. Cela va de la pertinence des langages utilisés pour décrire les compositions de services, leur formalisation, leur vérification formelle avant et après l'exécution, au problème de maintenir une qualité de services constante. L'objectif de cette thèse est de proposer une approche rigoureuse pour la spécification, la modélisation, la vérification et la validation des compositions de services Web. Le travail effectué a permis la mise en place de techniques de preuves pour les services Web pour répondre à de nouveaux challenges liés essentiellement à la composition et la vérification. L'approche développée consiste en : (i)la définition d'un langage de spécification de la composition pour assurer sa vérification formelle, (ii) l'extension du langage de composition transformé pour prendre en compte les aspects de communication entre des compositions différentes, (iii) l'extraction et la spécification des propriétés à vérifier avant et après l'exécution de la composition, (iv) la vérification de la composition (vérification a priori et vérification a posteriori), et (v) l'utilisation des spécifications des déviations détectées pour découvrir des services qui peuvent tomber en panne ou devenir indisponibles en cours d'exécution. / The proliferation of the Internet as a communication medium between applications and organizations has revolutionized the classic methods of cooperation. The current network technologies, including Web services, allow the development of new paradigms of cooperation. Indeed, enterprises can outsource their business processes as Web services to form what is called a virtual enterprise by compositions of outsourced services. However, as so often in computer science applications, which is supposed to bring the facility provides also its set of complexity and questions. This covers the relevance of the language used to describe the compositions of services, their formalizations, their formal verification before and after running the composition process, and the need of maintaining a constant quality of services. The aim of this dissertation is to develop a rigorous approach to specifying, modelling, verifying and validating the behaviour of Web service compositions with the goal of simplifying the task of designing coordinated distributed services and their interaction requirements. More precisely, we have proposed a semantic framework that provides a foundation for addressing the existing limitations in the context of Web services compositions by supporting the following functionalities: (i) to formally specify requirements for BPEL processes. The requirements specify behavioural properties of the composition process, or assumptions about the behaviour of the composition as a whole and its constituent services, (ii) to extend the approach to include models of service choreography with multiple interacting Web services compositions, from the perspective of a collaborative distributed composition development environment, (iii) to verify these requirements against process executions. The requirements verification can be done either a-priori, i.e., at design time, or a-posteriori, i.e., after runtime, (iv) to use the specifications of the violated requirements to generate queries for discovering services that could substitute for malfunctioning services or services that may become unavailable or fail to meet certain requirements.

A cause de la complexité croissante des systèmes sur puce (SoC), la vérification devient un aspect très important : 70 - 80% du coût de conception est alloué à cette tâche. Plus de 60% des projets de développement d'ASIC doivent être repris à cause des erreurs fonctionnelles, environ 50% des erreurs de conception étant situées au niveau du module. Dans le monde industriel, la vérification est souvent synonyme de simulation - une méthode de vérification naturelle pour les concepteurs, mais qui ne garantit pas l'absence d'erreurs. Une alternative est fournie par la vérification formelle qui prouve mathématiquement qu'un circuit satisfait une spécification. Dans cette thèse, on s'intéresse aux méthodes déductives basées sur la démonstration de théorèmes. La démonstration de théorèmes permet de vérifier formellement des descriptions matérielles de haut niveau et des systèmes réguliers ou très complexes, car la taille de données n'a plus d'importance. Par contre la modélisation de la description matérielle se fait directement en logique, ce qui rend l'accès difficile pour les concepteurs. Notre travail a pour but de faciliter l'introduction des outils de démonstration de théorèmes dans le flot de conception. Nous proposons une méthode automatique de traduction d'un circuit VHDL vers un modèle sémantique basé sur des équations récurrentes par rapport au temps qui peut être l'entrée de tout outil de démonstration de théorèmes et nous définissons une approche de vérification adaptée au modèle. Afin de valider notre proposition, nous avons choisi le démonstrateur ACL2 pour vérifier une bibliothèque de circuits de cryptographie.

Pour satisfaire la demande du marché actuel, plusieurs outils commerciaux de vérification formelle sont apparus ces dernières années. Le niveau le plus abstrait de description accepté dans la plupart de ces outils est le niveau appelé transfert de registres, c'est-à-dire une description avec des cycles d'horloge explicitement définis. Pour rester compétitifs, néanmoins, les concepteurs sont obligés d'élever le niveau d'abstraction et commencent à utiliser des outils de synthèse de haut niveau. Cette thèse a pour objet la vérification formelle des résultats de synthèse de haut niveau par rapport à la spécification initiale décrite en VHDL. Nous proposons une méthodologie de vérification qui épouse le flot de conception et consiste en la vérification de deux étapes principales:<br />l'ordonnancement et l'allocation. La vérification de chaque étape est fondée sur un modèle de machine abstraite que nous avons défini: contrairement au modèle de machine d'états finis classique, il réduit<br />considérablement l'espace d'états d'où les registres de la partie opérative sont exclus. En outre, la machine abstraite est similaire aux descriptions VHDL utilisées lors de la synthèse et offre, par conséquent, un niveau d'abstraction plus élevé de représentation des<br />circuits. La preuve d'équivalence entre la machine abstraite et la machine d'états finis classique justifie la première et constitue une des contributions théoriques de la thèse. Un prototype d'outil basé sur la simulation symbolique a été développé et exécuté sur des benchmarks de la synthèse comportementale. La thèse<br />s'achève sur les problèmes ouverts et les axes de recherche à explorer.

Nous etendons les logiques temporelles du temps alternant ATL et ATL* au moyen de contextes strategiques et de contraintes sur la memoire : la premiere extension permet aux agents de s'en tenir a leurs strategies lors de l'evaluation des formules, contrairement a ATL ou chaque quantificateur de strategies ecrase les strategies anterieurement selectionnees. La seconde extension permet aux quantificateurs de strategies de se restreindre aux strategies sans memoire ou avec memoire bornee. Nous avons l'etudie l'expressivite de nos logiques. Nous montrons qu'elles expriment des proprietes importantes comme l'exstence d'equilibres, et nous les comparons formellement a d'autres formalismes proches (ATL, ATL*, Game Logic, Strategy Logic, ...). Nous avons aborde les problemes de model-checking. Nous donnons un algorithme PSPACE pour la logique n'impliquant que des strategies sans memoire, et un algorithme EXPSPACE pour le cas des strategies a memoire bornee. Dans le cas general, malgre leur forte expresssivite, nous prouvons que leur model-checking reste decidable par un algorithme a base d'automates d'arbres alternants qui permet d'evaluer une formule sur la classe complete des CGS avec n joueurs. / We extend the alternating-time temporal logics ATL and ATL* with strategy contexts and memory constraints: the first extension make agents commit to their strategies during the evaluation of formulas, contrary to plain ATL where strategy quantifiers reset previously selected strategies. The second extension allows strategy quantifiers to restrict to memoryless or bounded-memory strategies. We consider expressiveness issues. We show that our logics can express important properties such as equilibria, and we formally compare them with other similar formalisms (ATL, ATL*, Game Logic, Strategy Logic, ...). We address the problem of model-checking for our logics, especially we provide a PSPACE algorithm for the sublogics involving only memoryless strategies and an EXPSPACE algorithm for the bounded-memory case. In the general case, despite the high expressiveness of these logics, we prove that their model-checking problems remain decidable by designing a tree-automata-based algorithm for model-checking ATLsc on the full class of n-player concurrent game structures.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

Ces travaux de recherche ont été réalisés dans le cadre du projet régional Com-SLoT (Communauté de Services Logistiques sur l'Internet des Objets) qui s'inscrit dans l'axe des "outils numériques pour la performance industrielle" (2013-2016). Com-SLoT vise à mettre en place une communauté de services pour la gestion des objets logistiques. Il s'agit précisément de récolter et de partager toutes les informations nécessaires à la planification, l'exécution et la coordination des flux. Le problème qui est posé dans cette thèse est la "Modélisation des flux logistiques : vers une plate-forme d'interopérabilité des objets logistiques". Le modèle de flux de marchandises que nous cherchons à modéliser a donc pour objectif et défi principal de faciliter le développement et la mise en place des systèmes de gestion collaboratives de flux de marchandises basés sur l'Internet des objets et les plateformes cloud Computing. Ce défi scientifique et technologique peut se décliner en sous objectifs comme suit : (1) Proposer un modèle générique de flux logistique centré sur l'entité logistique en tant qu'entité autonome et communicante. (2) Passer de l’échange au partage : Collecter les données sur l'entité et le flux logistique, stocker et partager ces données à l'ensemble des acteurs de la supply chain. (3) Gérer l'hétérogénéité des données et les droits d'accès pour l'interopérabilité des flux. (4) Intégrer le flux de marchandises avec les technologies de l'internet des objets et des plateformes Cloud. (5) Réaliser une vrai plateforme collaborative en mode SaaS : dans ce cadre, il est plus question d'architecture et d'intégration / This research project was carried out within the framework of the regional project COM-SLoT (Community of Logistics Services on the Internet of Things). This project is in the field of "Digital tools for industrial performance". COM-SLoT aims to set up a community of services for the management of logistics workflows and related business entities. It is a matter of collecting and sharing all information necessary for the planning, the execution and the coordination of workflows. The problem to solve in this thesis is the "Modeling of logistic flows : towards a platform for business entities interoperability". The workflow model we are going to seek therefore has as main goal and challenges to facilitate the design of collaborative management of workflows, based on Internet of Things and Cloud Computing technologies. This challenge can be broken down into sub-goals as follows : (1) Propose a generic workflow model focused on the logistics entity as an autonomous and communicating entity. (2) Switching from peer to peer (PoP) data exchange to information sharing : collecting data on entities and workflows, storing and sharing to supply chain stakeholders. (3) Manage data heterogeneity and access rights to enable workflow interoperability. (4) Integrate Internet of Things technologies in the business entities. (5) Design a SaaS based collaborative platform to overcome existing architectural failures

Ce travail de thèse présente une méthode originale pour la simulation symbolique des circuits décrits au niveau algorithmique. Tout d'abord, la description VHDL du circuit est modélisée sous le forme d'un ensemble d'équations récurrentes (SER) qui décrivent l'état du système à un instant donné en fonction des états précédents. Après une extraction automatique du SER du circuit, l'algorithme de simulation VHDL est exécuté pendant un nombre fixe de cycles déterminé par le concepteur. Pendant la simulation, un scénario de test et une simplification par règles de substitution sont appliqués pour obtenir les expressions symboliques ou numériques de chaque objet du circuit (registre, signal ou port de sortie). Trois modes de test (raisonnement, exécution et mixte) sont définis et expliqués en se basant sur la distinction entre la partie opérative et la partie contrôle de circuit. Le simulateur symbolique et le compilateur sont implémentés avec l'aide du système Mathematica. <br />Une méthodologie de vérification autour de la simulation symbolique avec SER est proposée. Plusieurs paradigmes de vérification (la correspondance de forme, la démonstration de théorèmes et SAT) sont employés sur les résultats de la simulation symbolique pour valider ou prouver les propriétés du circuit. La méthodologie est montrée sur deux circuits de taille réelle (un filtre numérique et une mémoire) et sur de nombreux cas académiques.

Cette thèse présente un modèle formel représentant toute architecture de communication sur la puce. Ce modèle est mathématiquement décrit par une fonction nommée GeNoC. La correction de GeNoC est exprimée par un théorème montrant que tout message émis atteint sa destination sans modification de l'information qu'il transporte. Le modèle identifie les composantes communes à toute architecture et leurs propriétés essentielles, à partir desquelles est déduite la preuve du théorème sur GeNoC. Chaque composante est représentée par une fonction sans définition explicite, mais contrainte de satisfaire ses propriétés essentielles. Ainsi, la validation de toute architecture particulière consiste en la preuve que les définitions concrètes de ses composantes satisfont les propriétés essentielles. En pratique, ce formalisme a été réalisé dans la logique du démonstrateur de théorèmes ACL2. Une méthodologie associée au modèle fournit un support systématique pour la spécification et la validation des architectures de communication sur la puce à un haut niveau d'abstraction. Pour valider notre approche, nous avons exhibé différentes architectures constituant autant de concrétisations du modèle générique GeNoC. Ces concrétisations comprennent<br />notamment des systèmes industriels, comme le bus AMBA AHB ou le réseau Octagon de ST Microelectronics.

L'utilisation du langage Java dans plusieurs environnements (web, systèmes embarqués, systèmes mobiles, etc.) a élevé considérablement le niveau d'exigence envers ce langage, ce qui a amené les chercheurs et les développeurs à s'intéresser au système de sécurité de la Machine Virtuelle Java (MVJ) qui repose principalement sur le vérificateur du code octet. Dans ce mémoire, nous expliquons le fonctionnement du vérificateur Java, son rôle, les différentes techniques proposées pour son implémentation et un algorithme que nous proposons comme alternative sérieuse aux autres vérificateurs qui existent déjà. Nous nous intéresserons plus particulièrement à l'effet des sous-routines sur le bon typage des instructions. Nous présentons aussi une nouvelle approche de vérification de la synchronisation en nous basant sur l'analyse de flot de données et en identifiant les références qui pointent vers le même objet. ______________________________________________________________________________ MOTS-CLÉS DE L’AUTEUR : Machine Virtuelle Java, Code octet, Vérificateur, Synchronisation, Java, ClassLoader, Instructions, Treillis, Analyse de flot de données, Fonctions de transfert, Point fixe.

Les politiques permettent de définir les règles de la sécurité et de la gestion des différents composants du système. Cela implique l'emploi d'un langage pour exprimer les règles d'affaires et les règles non fonctionnelles, et de donner aux utilisateurs la possibilité de tester et de corriger les politiques. Plusieurs langages tels que XACML, Rei ou PONDER, sont utilisés pour exprimer les politiques par rapport aux objectifs du système d'information. Ces langages peuvent définir plusieurs règles et politiques, mais la plupart de ces langages ne donnent pas de mécanisme pour tester et vérifier la présence des conflits et de l'incohérence entre les politiques du système. Ce mémoire vise la vérification des politiques de contrôle d'accès. Notre approche consiste à traduire les politiques XACML sous forme d'un ensemble de machines abstraites de la méthode B. Nous exprimons aussi les propriétés à vérifier par des formules logiques. L'approche offre aux utilisateurs des moyens pour vérifier les politiques afin de s'assurer que les règles expriment bien les objectifs régissant le comportement et les interactions des systèmes gérés. Dans la première phase, les composantes des politiques XACML ont été exprimées avec des expressions formelles basées sur la logique du premier ordre. Par la suite, les outils développés pour la méthode B, comme le langage Event-B sous la plate forme Rodin, ont été utilisés pour vérifier les règles des politiques par rapport à un ensemble de propriétés que nous avons définies. Notre approche est plus flexible et permet aux utilisateurs de tester et de vérifier les règles avant l'implémentation de ces politiques. Une telle vérification est fondée sur les preuves avec logique du premier ordre, où des propriétés importantes de la politique peuvent être énoncées et prouvées. ______________________________________________________________________________ MOTS-CLÉS DE L’AUTEUR : Politique, XACML, Méthode formelle, Event-B, Vérification.