O advento da utilização de circuitos integrados pela sociedade se deu por dois motivos. O primeiro consiste na miniaturização das dimensões dos dispositivos integrados. Essa miniaturização permitiu a construção de dispositivos menores, mais rápidos e que consomem menos frequência. O outro fator é a utilização da metodologia baseada em biblioteca de células. Esta metodologia permite o projeto de um circuito eficiente em um curto espaço de tempo. Com a redução dos dispositivos, novos fatores que eram desconsiderados no fluxo automático passaram a ter importância. Dentre eles podemos citar o consumo estático, a variabilidade, a manufaturabilidade e o envelhecimento. Alguns desses fatores, como o consumo estático e a variabilidade, já estão integrados à metodologia baseada em biblioteca de células. Os efeitos de envelhecimento tem sua degradação aumentada a cada novo processo tecnológico, assim como tem aumentado também a sua importância em relação à confiabilidade do circuito ao longo da sua vida útil. Este trabalho irá explorar estes efeitos de envelhecimento no projeto de circuitos integrados digitais. Dentre as principais contribuições pode-se destacar a definição de um custo de envelhecimento na definição de portas lógicas, que pode ser explorado pelos algoritmos de síntese lógica para obterem um circuito mais confiável. Este custo também pode ser utilizado pelas ferramentas de análise a fim de obter uma estimativa da degradação que o circuito proposto irá sofrer ao longo da sua vida útil. Além disso, é apresentada uma proposta de reordenamento estrutural do arranjo de transistores em portas lógicas, a fim de tratar os efeitos de envelhecimento nos níveis mais iniciais do fluxo. Por fim, uma análise simplificada de características a serem exploradas ao nível de circuito é discutida utilizando o auxílio do projeto de portas lógicas complexas. Os resultados apresentam uma boa e rápida estimativa da degradação das portas lógicas. A reestruturação do arranjo dos transistores tem se apresentado como uma boa alternativa ao projeto de circuitos mais confiáveis. Além disso, a utilização de arranjos mais complexos também é uma excelente alternativa que explora a robustez intrínseca da associação de transistores em série. Além disso, as alternativas propostas podem ser utilizadas em conjunto com técnicas já existentes na literatura. / The increased presence of integrated circuit (IC) in the people’s life has occurred for main two reasons. The first is the aggressive scaling of integrated device dimensions. This miniaturization enabled the construction of smaller, faster and lower power consumption devices. The other factor is the use of a cell based methodology in IC design. This methodology is able to provide efficient circuits in a short time. With the devices scaling, new factors that were usually ignored in micrometer technologies have become relevant in nanometer designs. Among them, it can be mentioned the static consumption, process parameters variability, manufacturability and aging effects. Some of these factors, such as static consumption and variability, are already taken into account by the standard cell design methodology. On the other hand, the degradation caused by aging effects has increased at each new technology node, as well as the importance in relation to the circuit reliability throughout its entire lifetime has also increased. This thesis explores such aging effects in the design of digital IC. The main contributions can be highlighted as the definition of a cost of aging that can be exploited by logic synthesis algorithms to produce a more reliable circuit. This cost can be also used by the analysis tools in order to obtain an estimative of the degradation that specific circuit experiences throughout their lifetime. In addition, a proposal to reorder the transistor structural arrangement of logic gates is presented in order to treat the effects of aging on initial steps in the design flow. Finally, a simplified analysis of the characteristics to be exploited at circuit level is performed exploring details of the design of complex logic gates. The aging cost results have given a good and fast prediction of logic gates degradation. The transistor arrangement restructuring approach is a good alternative to design more reliable circuits. Furthermore, the use of complex arrangements is also an excellent alternative which exploits the intrinsic robustness of series transistors association. Moreover, the discussed approaches can be easily used together with existing techniques in the literature to achieve better results.

FRAGA, Wilton Bezerra de. Estudo do desempenho de acoplador direcional não linear duplo assimétrico de fibras ópticas operando portas lógicas. 2006. 82 f. Dissertação (Mestrado em Física) - Programa de Pós-Graduação em Física, Departamento de Física, Centro de Ciências, Universidade Federal do Ceará, Fortaleza, 2006. / Submitted by Edvander Pires (edvanderpires@gmail.com) on 2015-05-25T22:01:57Z No. of bitstreams: 1 2006_dis_wbfraga.pdf: 1352410 bytes, checksum: c457ff6e820ccb3f66eac0052dfa0e61 (MD5) / Approved for entry into archive by Edvander Pires(edvanderpires@gmail.com) on 2015-05-27T18:56:36Z (GMT) No. of bitstreams: 1 2006_dis_wbfraga.pdf: 1352410 bytes, checksum: c457ff6e820ccb3f66eac0052dfa0e61 (MD5) / Made available in DSpace on 2015-05-27T18:56:36Z (GMT). No. of bitstreams: 1 2006_dis_wbfraga.pdf: 1352410 bytes, checksum: c457ff6e820ccb3f66eac0052dfa0e61 (MD5) Previous issue date: 2006 / We investigate the performance of three different non linear directional assymmetrical fibers couplers that include a profile of self-modulation of increasing and decreasing phase. The asymmetry is associated with the profile of self-modulation of phase of one of the chanels. Initially, we investigate the performance of the considered coupler using ultrashort pulses, type sóliton with 2ps of width and later operating with signal CW. Observing the characteristics of transmission of the device, through the direct chanel and cross chanel, we made a study of the extinction ratio (Xratio) of the devices. The extinction ratio of a switching on-off is the relation among the exit power in the state on and the power of exit in the state off. It was observed that the performance of gates AND, XOR, OR are dependents of the profile of non linearity. In the profile of constant it was not verified that logics AND and XOR present one better performance with the device operating in CW, while logic OR present better with the coupler operating in pulse regime. We conclude that coupler to operate it as logic gate we can control the non-linearity profile to optimize the characteristics of transmission through the extinction ratio. / Nós investigamos o desempenho de três diferentes acopladores direcionais nãolineares duplo assimétrico que incluem um perfil de auto modulação de fase crescente e decrescente. A assimetria está associada ao perfil de auto modulação de fase de um dos canais. Inicialmente, investigamos o desempenho do acoplador proposto utilizando pulsos ultracurtos, tipo sóliton com 2ps de largura e posteriormente operando com sinal CW. Observando as características de transmissão do dispositivo, através do canal direto e cruzado, fizemos um estudo do coeficiente de extinção (Xratio) dos dispositivos. O coeficiente de extinção de um chaveamento on-off é a relação entre a potência de saída no estado on e a potência de saída no estado off . Foi observado que a performance de portas AND, XOR, OR são dependentes do perfil de não linearidade. No perfil de não linearidade constante verificou-se que as lógicas AND e XOR apresentam um melhor desempenho com o dispositivo operando em CW, enquanto a lógica OR mostra-se melhor com o acoplador operando em regime pulsado. Concluímos que para o acoplador operar como porta lógica nós podemos controlar o perfil de não linearidade para otimizar as características de transmissão através do coeficiente de extinção.

A crescente evolução das tecnologias de fabricação de circuitos integrados demanda o desenvolvimento de novas ferramentas de CAD. O desenvolvimento tradicional de circuitos digitais a nível físico baseia-se em bibliotecas de células. Estas bibliotecas de células oferecem certa previsibilidade do comportamento elétrico do projeto devido à caracterização prévia das células. Além disto,diferentes versões para cada célula são requeridas de forma que características como atraso e consumo sejam atendidos, aumentando o número de células necessárias em uma bilioteca. A geração automática de leiautes é uma alternativa cada vez mais importante para a geracão baseada em células. Este método implementa transistores e conexões de acordo com padrões que são definidos em algoritmos sem as limitações impostas pelo uso de uma biblioteca de células. A previsibilidade em leiautes gerado automaticamente é oferecida por ferramentas de análise e estimativa. Estas ferramentas devem ser aptas a trabalhar com estimativas do leiaute e gerar informações relativas a atraso, potência e área. Este trabalho inclui a pesquisa de novos métodos de síntese física e a implementação de um gerador automático de leiautes cujas células são geradas no momento da síntese do leiaute. A pesquisa investiga diferentes estratégias de disposição dos componentes (transistores, contatos e conexões) em um leiaute e seus efeitos na ocupação de área e no atraso e de um circuito. A estratégia de leiaute utilizada aplica técnicas de otimização de atraso pela integração com uma técnicas de dimensionamento de transistores. Isto é feito de forma que o método de folding permita diferentes dimensionamentos para os transistores. As principais características da estratégia proposta neste trabalho são: linhas de alimentação entre bandas, roteamento sobre o leiaute (não são utilizados canais de roteamento) e geração de leiautes visando a redução do atraso do circuito pela aplicação da técnica de dimensionamento ao leiaute e redução do comprimento médio das conexões. O fato de permitir a implementação de qualquer combinação de equações lógicas, sem as restrições impostas pelo uso de uma biblioteca de células, permite a síntese de circuitos com uma otimização do número de transistores utilizados. Isto contribui para a diminuição de atrasos e do consumo, especialmente do consumo estático em circuitos submicrônicos. Comparações entre a estratégia proposta e outros métodos conhecidos são apresentadas de forma a validar a proposta apresentada. / The evolution of integrated circuits technologies demands the development of new CAD tools. The traditional development of digital circuits at physical level is based in library of cells. These libraries of cells offer certain predictability of the electrical behavior of the design due to the previous characterization of the cells. Besides, different versions of each cell are required in such a way that delay and power consumption characteristics are taken into account, increasing the number of cells in a library. The automatic full custom layout generation is an alternative each time more important to cell based generation approaches. This strategy implements transistors and connections according patterns defined by algorithms. So, it is possible to implement any logic function avoiding the limitations of the library of cells. Tools of analysis and estimate must offer the predictability in automatic full custom layouts. These tools must be able to work with layout estimates and to generate information related to delay, power consumption and area occupation. This work includes the research of new methods of physical synthesis and the implementation of an automatic layout generation in which the cells are generated at the moment of the layout synthesis. The research investigates different strategies of elements disposition (transistors, contacts and connections) in a layout and their effects in the area occupation and circuit delay. The presented layout strategy applies delay optimization by the integration with a gate sizing technique. This is performed in such a way the folding method allows individual discrete sizing to transistors. The main characteristics of the proposed strategy are: power supply lines between rows, over the layout routing (channel routing is not used), circuit routing performed before layout generation and layout generation targeting delay reduction by the application of the sizing technique. The possibility to implement any logic function, without restrictions imposed by a library of cells, allows the circuit synthesis with optimization in the number of the transistors. This reduction in the number of transistors decreases the delay and power consumption, mainly the static power consumption in submicrometer circuits. Comparisons between the proposed strategy and other well-known methods are presented in such a way the proposed method is validated.

O advento da utilização de circuitos integrados pela sociedade se deu por dois motivos. O primeiro consiste na miniaturização das dimensões dos dispositivos integrados. Essa miniaturização permitiu a construção de dispositivos menores, mais rápidos e que consomem menos frequência. O outro fator é a utilização da metodologia baseada em biblioteca de células. Esta metodologia permite o projeto de um circuito eficiente em um curto espaço de tempo. Com a redução dos dispositivos, novos fatores que eram desconsiderados no fluxo automático passaram a ter importância. Dentre eles podemos citar o consumo estático, a variabilidade, a manufaturabilidade e o envelhecimento. Alguns desses fatores, como o consumo estático e a variabilidade, já estão integrados à metodologia baseada em biblioteca de células. Os efeitos de envelhecimento tem sua degradação aumentada a cada novo processo tecnológico, assim como tem aumentado também a sua importância em relação à confiabilidade do circuito ao longo da sua vida útil. Este trabalho irá explorar estes efeitos de envelhecimento no projeto de circuitos integrados digitais. Dentre as principais contribuições pode-se destacar a definição de um custo de envelhecimento na definição de portas lógicas, que pode ser explorado pelos algoritmos de síntese lógica para obterem um circuito mais confiável. Este custo também pode ser utilizado pelas ferramentas de análise a fim de obter uma estimativa da degradação que o circuito proposto irá sofrer ao longo da sua vida útil. Além disso, é apresentada uma proposta de reordenamento estrutural do arranjo de transistores em portas lógicas, a fim de tratar os efeitos de envelhecimento nos níveis mais iniciais do fluxo. Por fim, uma análise simplificada de características a serem exploradas ao nível de circuito é discutida utilizando o auxílio do projeto de portas lógicas complexas. Os resultados apresentam uma boa e rápida estimativa da degradação das portas lógicas. A reestruturação do arranjo dos transistores tem se apresentado como uma boa alternativa ao projeto de circuitos mais confiáveis. Além disso, a utilização de arranjos mais complexos também é uma excelente alternativa que explora a robustez intrínseca da associação de transistores em série. Além disso, as alternativas propostas podem ser utilizadas em conjunto com técnicas já existentes na literatura. / The increased presence of integrated circuit (IC) in the people’s life has occurred for main two reasons. The first is the aggressive scaling of integrated device dimensions. This miniaturization enabled the construction of smaller, faster and lower power consumption devices. The other factor is the use of a cell based methodology in IC design. This methodology is able to provide efficient circuits in a short time. With the devices scaling, new factors that were usually ignored in micrometer technologies have become relevant in nanometer designs. Among them, it can be mentioned the static consumption, process parameters variability, manufacturability and aging effects. Some of these factors, such as static consumption and variability, are already taken into account by the standard cell design methodology. On the other hand, the degradation caused by aging effects has increased at each new technology node, as well as the importance in relation to the circuit reliability throughout its entire lifetime has also increased. This thesis explores such aging effects in the design of digital IC. The main contributions can be highlighted as the definition of a cost of aging that can be exploited by logic synthesis algorithms to produce a more reliable circuit. This cost can be also used by the analysis tools in order to obtain an estimative of the degradation that specific circuit experiences throughout their lifetime. In addition, a proposal to reorder the transistor structural arrangement of logic gates is presented in order to treat the effects of aging on initial steps in the design flow. Finally, a simplified analysis of the characteristics to be exploited at circuit level is performed exploring details of the design of complex logic gates. The aging cost results have given a good and fast prediction of logic gates degradation. The transistor arrangement restructuring approach is a good alternative to design more reliable circuits. Furthermore, the use of complex arrangements is also an excellent alternative which exploits the intrinsic robustness of series transistors association. Moreover, the discussed approaches can be easily used together with existing techniques in the literature to achieve better results.

A crescente evolução das tecnologias de fabricação de circuitos integrados demanda o desenvolvimento de novas ferramentas de CAD. O desenvolvimento tradicional de circuitos digitais a nível físico baseia-se em bibliotecas de células. Estas bibliotecas de células oferecem certa previsibilidade do comportamento elétrico do projeto devido à caracterização prévia das células. Além disto,diferentes versões para cada célula são requeridas de forma que características como atraso e consumo sejam atendidos, aumentando o número de células necessárias em uma bilioteca. A geração automática de leiautes é uma alternativa cada vez mais importante para a geracão baseada em células. Este método implementa transistores e conexões de acordo com padrões que são definidos em algoritmos sem as limitações impostas pelo uso de uma biblioteca de células. A previsibilidade em leiautes gerado automaticamente é oferecida por ferramentas de análise e estimativa. Estas ferramentas devem ser aptas a trabalhar com estimativas do leiaute e gerar informações relativas a atraso, potência e área. Este trabalho inclui a pesquisa de novos métodos de síntese física e a implementação de um gerador automático de leiautes cujas células são geradas no momento da síntese do leiaute. A pesquisa investiga diferentes estratégias de disposição dos componentes (transistores, contatos e conexões) em um leiaute e seus efeitos na ocupação de área e no atraso e de um circuito. A estratégia de leiaute utilizada aplica técnicas de otimização de atraso pela integração com uma técnicas de dimensionamento de transistores. Isto é feito de forma que o método de folding permita diferentes dimensionamentos para os transistores. As principais características da estratégia proposta neste trabalho são: linhas de alimentação entre bandas, roteamento sobre o leiaute (não são utilizados canais de roteamento) e geração de leiautes visando a redução do atraso do circuito pela aplicação da técnica de dimensionamento ao leiaute e redução do comprimento médio das conexões. O fato de permitir a implementação de qualquer combinação de equações lógicas, sem as restrições impostas pelo uso de uma biblioteca de células, permite a síntese de circuitos com uma otimização do número de transistores utilizados. Isto contribui para a diminuição de atrasos e do consumo, especialmente do consumo estático em circuitos submicrônicos. Comparações entre a estratégia proposta e outros métodos conhecidos são apresentadas de forma a validar a proposta apresentada. / The evolution of integrated circuits technologies demands the development of new CAD tools. The traditional development of digital circuits at physical level is based in library of cells. These libraries of cells offer certain predictability of the electrical behavior of the design due to the previous characterization of the cells. Besides, different versions of each cell are required in such a way that delay and power consumption characteristics are taken into account, increasing the number of cells in a library. The automatic full custom layout generation is an alternative each time more important to cell based generation approaches. This strategy implements transistors and connections according patterns defined by algorithms. So, it is possible to implement any logic function avoiding the limitations of the library of cells. Tools of analysis and estimate must offer the predictability in automatic full custom layouts. These tools must be able to work with layout estimates and to generate information related to delay, power consumption and area occupation. This work includes the research of new methods of physical synthesis and the implementation of an automatic layout generation in which the cells are generated at the moment of the layout synthesis. The research investigates different strategies of elements disposition (transistors, contacts and connections) in a layout and their effects in the area occupation and circuit delay. The presented layout strategy applies delay optimization by the integration with a gate sizing technique. This is performed in such a way the folding method allows individual discrete sizing to transistors. The main characteristics of the proposed strategy are: power supply lines between rows, over the layout routing (channel routing is not used), circuit routing performed before layout generation and layout generation targeting delay reduction by the application of the sizing technique. The possibility to implement any logic function, without restrictions imposed by a library of cells, allows the circuit synthesis with optimization in the number of the transistors. This reduction in the number of transistors decreases the delay and power consumption, mainly the static power consumption in submicrometer circuits. Comparisons between the proposed strategy and other well-known methods are presented in such a way the proposed method is validated.

O advento da utilização de circuitos integrados pela sociedade se deu por dois motivos. O primeiro consiste na miniaturização das dimensões dos dispositivos integrados. Essa miniaturização permitiu a construção de dispositivos menores, mais rápidos e que consomem menos frequência. O outro fator é a utilização da metodologia baseada em biblioteca de células. Esta metodologia permite o projeto de um circuito eficiente em um curto espaço de tempo. Com a redução dos dispositivos, novos fatores que eram desconsiderados no fluxo automático passaram a ter importância. Dentre eles podemos citar o consumo estático, a variabilidade, a manufaturabilidade e o envelhecimento. Alguns desses fatores, como o consumo estático e a variabilidade, já estão integrados à metodologia baseada em biblioteca de células. Os efeitos de envelhecimento tem sua degradação aumentada a cada novo processo tecnológico, assim como tem aumentado também a sua importância em relação à confiabilidade do circuito ao longo da sua vida útil. Este trabalho irá explorar estes efeitos de envelhecimento no projeto de circuitos integrados digitais. Dentre as principais contribuições pode-se destacar a definição de um custo de envelhecimento na definição de portas lógicas, que pode ser explorado pelos algoritmos de síntese lógica para obterem um circuito mais confiável. Este custo também pode ser utilizado pelas ferramentas de análise a fim de obter uma estimativa da degradação que o circuito proposto irá sofrer ao longo da sua vida útil. Além disso, é apresentada uma proposta de reordenamento estrutural do arranjo de transistores em portas lógicas, a fim de tratar os efeitos de envelhecimento nos níveis mais iniciais do fluxo. Por fim, uma análise simplificada de características a serem exploradas ao nível de circuito é discutida utilizando o auxílio do projeto de portas lógicas complexas. Os resultados apresentam uma boa e rápida estimativa da degradação das portas lógicas. A reestruturação do arranjo dos transistores tem se apresentado como uma boa alternativa ao projeto de circuitos mais confiáveis. Além disso, a utilização de arranjos mais complexos também é uma excelente alternativa que explora a robustez intrínseca da associação de transistores em série. Além disso, as alternativas propostas podem ser utilizadas em conjunto com técnicas já existentes na literatura. / The increased presence of integrated circuit (IC) in the people’s life has occurred for main two reasons. The first is the aggressive scaling of integrated device dimensions. This miniaturization enabled the construction of smaller, faster and lower power consumption devices. The other factor is the use of a cell based methodology in IC design. This methodology is able to provide efficient circuits in a short time. With the devices scaling, new factors that were usually ignored in micrometer technologies have become relevant in nanometer designs. Among them, it can be mentioned the static consumption, process parameters variability, manufacturability and aging effects. Some of these factors, such as static consumption and variability, are already taken into account by the standard cell design methodology. On the other hand, the degradation caused by aging effects has increased at each new technology node, as well as the importance in relation to the circuit reliability throughout its entire lifetime has also increased. This thesis explores such aging effects in the design of digital IC. The main contributions can be highlighted as the definition of a cost of aging that can be exploited by logic synthesis algorithms to produce a more reliable circuit. This cost can be also used by the analysis tools in order to obtain an estimative of the degradation that specific circuit experiences throughout their lifetime. In addition, a proposal to reorder the transistor structural arrangement of logic gates is presented in order to treat the effects of aging on initial steps in the design flow. Finally, a simplified analysis of the characteristics to be exploited at circuit level is performed exploring details of the design of complex logic gates. The aging cost results have given a good and fast prediction of logic gates degradation. The transistor arrangement restructuring approach is a good alternative to design more reliable circuits. Furthermore, the use of complex arrangements is also an excellent alternative which exploits the intrinsic robustness of series transistors association. Moreover, the discussed approaches can be easily used together with existing techniques in the literature to achieve better results.

Conselho Nacional de Desenvolvimento CientÃfico e TecnolÃgico / We investigate the performance of three different non linear directional assymmetrical fibers couplers that include a profile of self-modulation of increasing and decreasing phase. The asymmetry is associated with the profile of self-modulation of phase of one of the chanels. Initially, we investigate the performance of the considered coupler using ultrashort pulses, type sÃliton with 2ps of width and later operating with signal CW. Observing the characteristics of transmission of the device, through the direct chanel and cross chanel, we made a study of the extinction ratio (Xratio) of the devices. The extinction ratio of a switching on-off is the relation among the exit power in the state on and the power of exit in the state off. It was observed that the performance of gates AND, XOR, OR are dependents of the profile of non linearity. In the profile of constant it was not verified that logics AND and XOR present one better performance with the device operating in CW, while logic OR present better with the coupler operating in pulse regime. We conclude that coupler to operate it as logic gate we can control the non-linearity profile to optimize the characteristics of transmission through the extinction ratio. / NÃs investigamos o desempenho de trÃs diferentes acopladores direcionais nÃolineares duplo assimÃtrico que incluem um perfil de auto modulaÃÃo de fase crescente e decrescente. A assimetria està associada ao perfil de auto modulaÃÃo de fase de um dos canais. Inicialmente, investigamos o desempenho do acoplador proposto utilizando pulsos ultracurtos, tipo sÃliton com 2ps de largura e posteriormente operando com sinal CW. Observando as caracterÃsticas de transmissÃo do dispositivo, atravÃs do canal direto e cruzado, fizemos um estudo do coeficiente de extinÃÃo (Xratio) dos dispositivos. O coeficiente de extinÃÃo de um chaveamento on-off à a relaÃÃo entre a potÃncia de saÃda no estado on e a potÃncia de saÃda no estado off . Foi observado que a performance de portas AND, XOR, OR sÃo dependentes do perfil de nÃo linearidade. No perfil de nÃo linearidade constante verificou-se que as lÃgicas AND e XOR apresentam um melhor desempenho com o dispositivo operando em CW, enquanto a lÃgica OR mostra-se melhor com o acoplador operando em regime pulsado. ConcluÃmos que para o acoplador operar como porta lÃgica nÃs podemos controlar o perfil de nÃo linearidade para otimizar as caracterÃsticas de transmissÃo atravÃs do coeficiente de extinÃÃo.

Orientador: Jose Antonio Roversi / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Fisica Gleb Wataghin / Made available in DSpace on 2018-08-23T20:03:52Z (GMT). No. of bitstreams: 1 Yabu-uti_BrunoFerreiradeCamargo_D.pdf: 3039693 bytes, checksum: f0b083dd372cff54e492778d15824a5b (MD5) Previous issue date: 2013 / Resumo: Na presente tese estudamos o processamento de informação quântica no sistema de átomos e cavidades acopladas. Em particular, a comunicação quântica estabelecida entre átomos remotos e a implementação de portas lógicas no sistema de cavidades acopladas. Iniciamos apresentando o sistema de cavidades acopladas, o Hamiltoniano que governa sua evolução, algumas promissoras implementações experimentais e a transferência de um estado de campo arbitrário de um fóton ao longo da cadeia. Incluindo um sistema massivo, propomos um novo protocolo para uma transferência perfeita, determinística e flexível de estados quânticos entre átomos remotos interagindo sucessivamente com o sistema de cavidades acopladas (atuando como quantum bus). Mesmo levando em conta efeitos dissipativos e erros de procedimento obtivemos uma alta fidelidade máxima de transmissão. Por fim, apresentamos uma proposta alternativa para a implementação de um porta R(rotação)- controlada de dois qubits. A proposta está baseada em operações de um qubit e fase geométrica não-convencional em átomos de três níveis idênticos fortemente bombeados por um campo clássico ressonante em cavidades ópticas distantes conectadas por uma fibra óptica. Nossa proposta resulta em um tempo operacional constante e, com um acoplamento qubit-bus ajustável (atomoressonador), pode-se especificar uma rotação R particular no qubit alvo / Abstract: In this thesis we study the quantum information processing in the system of atom-coupled cavity. In particular, the quantum communication between remote atoms and the implementation of logic gates in the coupled cavities system. We begin by presenting the system of coupled cavities, the Hamiltonian that governs its evolution, some promising experimental implementations and the transfer of an arbitrary one photon field state along the array. Including a massive system, we propose a new protocol for a perfect, deterministic and flexible quantum state transfer between remote atoms interacting successively with the system of coupled cavities (which act as a quantum bus). Even taking into account dissipative effects and error procedure we obtained a maximum high-fidelity transmission. We also present an alternative proposal for the implementation of a controlled-R gate of two qubits. The proposal is based on single qubit operations and unconventional geometric phases on two identical three-level atoms, strongly driven by a resonant classical field, trapped in distant cavities connected by an optical fiber. Our scheme results in a constant gating time and, with an adjustable qubit-bus coupling (atom-resonator), one can specify a particular rotation R on the target qubit / Doutorado / Física / Doutor em Ciências

In line with the rising demand for smarter solutions and embedded systems, Microelectromechanical systems (MEMS) have gained increasing importance for digital computing devices and Internet-of-Things (IoT) applications, most notably for mobile wearable devices. This achievement is driven by MEMS resonators' inherent properties such as simplicity, sensitivity, reliability, and low power consumption. Hence, they are being explored for ultra-low-power computing machines. Several fundamental digital logic gates, switching, and memory devices have been demonstrated based on MEMS microstructures' static and dynamic behavior. The interest of researchers in using MEMS resonators is due to seeking an alternative approach to circumvent the notable current leakage and power density problems of complementary metal-oxide-semiconductor (CMOS) technology. The continuous miniaturization of CMOS has increased the operating speed and reduces the size of the device. However, this has led to a relative increase in the leakage energy. This drawback in CMOS has renewed the interest of researchers in mechanical digital computations, which can be traced back to the work of Charles Babbage in 1822 on calculating engines. This dissertation presents axially-loaded and coupled-MEMS resonators investigations to demonstrate memory elements and different logic functions. The studies in this dissertation can be categorized majorly into three parts based on the implementation of logic functions using three techniques: electrothermal frequency tunability, electrostatic frequency modulations, and activation/deactivation of the resonant frequency. Firstly, the influence of the competing effects of initial curvature and axial loads on the mechanical behavior of MEMS resonator arches are investigated theoretically to predict the tunability of arches under axial loads. Then, the concept of electrothermal frequency tunability is used to demonstrate fundamental 2-bit logic gates. However, this concept consumes a considerable amount of energy due to the electrothermal technique. Next, the dynamic memory element and combinational logic functions are demonstrated using the concept of electrostatic frequency modulation. Though this approach is energy efficient compared to the electrothermal technique, it does not support the cascadability of MEMS resonator-based logic devices. Lastly, complex multifunctional logic gates are implemented based on selective modes activation and deactivation, resulting in significant improvement in energy efficiency and enabling cascadability of MEMS resonator-based logic devices.

The notion of mechanical computation has been revived in the past few years, with the advances of nanofabrication techniques. Although electromechanical devices are inherently slow, they offer zero or very low off-state current, which reduces the overall power consumption compared to the fast complementary-metal-oxide-semiconductor (CMOS) counterparts. This energy efficiency feature is the most crucial requirement for most of the stand-alone battery-operated gadgets, biomedical devices, and the internet of things (IoT) applications, which do not require the fast processing speeds offered by the mainstream CMOS technology. In particular, using Micro-Electro-Mechanical (MEM) resonators in mechanical computing has drawn the attention of the research community and the industry in the last decade as this technology offers low power consumption, reduced circuit complexity compared to conventional CMOS designs, run-time re- programmability and high reliability due to the contactless mode of operation compared to other MEM switches such as micro-relays. In this thesis, we introduce digital circuit design techniques tailored for clamped-clamped beam MEM resonators. The main operation mechanism of these circuit blocks is based on fine-tuning of the resonance frequency of the micro-resonator beam, and the logic function performed by the devices is mainly determined by factors such as input/output terminal arrangement, signal type, resonator operation regime (linear/non-linear), and the operation frequency. These proposed circuits include the major building blocks of any microprocessor such as logic gates, a full adder which is a key block in any arithmetic and logic operation units (ALU), and I/O interface units, including digital to analog (DAC) and analog to digital (ADC) data converters. All proposed designs were first simulated using a finite element software and then the results were experimentally verified. Important aspects such as energy per operation, speed, and circuit complexity are evaluated and compared to CMOS counterparts. In all applications, we show that by proper scaling of the resonator’s dimensions, MHz operation speeds and energy consumption in the range of femto-joules per logic operation are attainable. Finally, we discuss some of the challenges in using MEM resonators in digital circuit design at the device level and circuit level and propose solutions to tackle some of them.