L'augmentation des performances requises pour les systèmes aéronautiques et spatiaux nécessite l'utilisation de composants électroniques de complexité croissante, dont la fiabilité, incluant la tenue aux radiations cosmiques, doit être évaluée au sol. Les mémoires DRAMs sont largement utilisées, mais leurs modes de défaillance sont de plus en plus variés, aussi les essais traditionnels en accélérateur de particules ne sont plus suffisants pour les caractériser parfaitement. Le laser impulsionnel peut déclencher des effets similaires aux particules ionisantes, aussi cet outil a été utilisé en complément d'accélérateurs de particules pour étudier, d'une part, les événements parasites SEUs (Single Event Upset) dans les plans mémoire et, d'autre part, les SEFIs (Single Event Functional Interrupt) dans les circuits périphériques. Ces études ont notamment permis d'expliquer l'influence des motifs de test sur les sensibilités mesurées, de découvrir l'origine des SEFIs les plus importants ainsi que de valider des techniques pour quantifier leurs surfaces sensibles. Une méthodologie de test destinée aux industriels a été établie, basée sur l'utilisation du moyen laser en complément des essais en accélérateur de particules dans le but d'optimiser les coûts et l'efficacité des caractérisations. En outre, une nouvelle solution de tolérance aux fautes est proposée, utilisant la propriété des cellules DRAMs d'être immune aux radiations pour un de leurs états de charge.

Les réseaux sur puce (NoC : Network on Chip) et les architectures GALS (Globalement Asynchrone – Localement Synchrone) sont deux nouveaux paradigmes de communication pour les systèmes sur puce (SoC : System on Chip). Ces paradigmes ont conduit à la création de réseaux sur puce asynchrones. Cependant, faute de méthodologies et d'outils de test adaptés, le test de production des réseaux sur puce asynchrones constitue un grand défi pour la mise sur le marché de ces systèmes. L'objectif de cette thèse est de proposer une nouvelle méthode de test pour les réseaux sur puce asynchrones. Afin de faciliter le test de l'infrastructure du réseau, nous avons tout d'abord proposé une architecture DfT (Design-for-Test) dans laquelle chaque routeur du réseau est entouré d'un wrapper de test asynchrone qui améliore sa contrôlabilité et son observabilité. Cette architecture DfT a été modélisée, implémentée en logique asynchrone QDI (Quasi-Delay Insensitive), et validée avec un réseau sur puce asynchrone ANOC développée au CEA-LETI. La génération des vecteurs de test a été alors faite en analysant les fonctionnalités et l'implémentation structurelle du routeur et de ses interconnexions. Ensuite, nous avons également introduit une stratégie pour tester un réseau complet. La méthode de test complète développée dans cette thèse permet une couverture de faute de 99,86% pour le réseau ANOC en utilisant un modèle de faute de collage simple.