L'ingénierie des modèles (IDM) a depuis très largement démontré sa pertinence dans les développements logiciels; restait alors à démontrer son applicabilité dans le développement de tout système d'information. Aujourd'hui, de nombreuses expérimentations montrent avec plus ou moins de succès que l'IDM peut parfaitement supporter d'autres domaines comme le domaine du co-design ou celui de l'ingénierie des processus.Dans le domaine du co-design, les activités de conception consiste essentiellement à concevoir et analyser des systèmes implantées sur des plateformes spécifiques (SoC, MPSoC, NoC, etc.): cela nécessite l'utilisation de langages dédiés permettant de représenter : les constituants du système ou de la plateforme, les contraintes non fonctionnelles, les allocations spatio-temporelles des blocs du système sur la plateforme, les analyses qui découlent des choix d'allocation. Le langage de modélisation généraliste UML (Unified Modeling Language) ne pouvait que très difficilement satisfaire de tels besoins. C'est pourquoi l'OMG (Object Management Group) a standardisé une extension d'UML dédiée à la conception et l'analyse de systèmes embarqués temps réel (MARTE). L'objectif premier de cette thèse est de proposer une méthodologie de conception de SoPC (System-on-Programmable-Chip) basée sur l'utilisation de modèles qui fait la synthèse des approches proposées par les communautés de l'ESL et de l'IDM.Aussi avons-nous poussé la réflexion sur les manières de capitaliser au mieux notre méthodologie et sur sa mise en œuvre dans l'élication des processus de co-design. C'est la raison pour laquelle, après avoir fait une étude sur la formalisation des processus de développement, nous avons trouvé opportun de proposer notre propre extension du langage SPEM (Software and System Process Engineering Modeling), standardisé par l'OMG, afin d'y intégrer des concepts manquants, essentiels à notre sens à la représentation des processus IDM de co-design. / The relevancy of the Model Based Approach (MBE) applied in the field of software engineering has been widely demonstrated though several experiments. In the field of co-design, business activities are mainleny design and analysis activities of complex systems implemented into chips (SoC - System-on-Chip) or reprogrammable chip (SoPC) - System-on-Programmable-Chip). Those activities require dedicated languages and tools allowing capture of : system or platform components, non-functional properties, allocation of system blocks onto the platform, either into space or into time, subsequent analysis to allocation choices. The Unified Modeling Language (UML) is a general purpose language that does not fit to such activities. That is why the OMG has standardized a UML profile dedictated to design and analysis of Real-Time Embedded Systems (MARTE). Associated to such language, on of the goal of this thesis is to propose a clear methodology that make benefits of both MBE and Electronic System Level (ESL) techniques. Beneath the simple proposition of an MBE/ESL methodology, another goal of this thesis is to propose a better capitalization of methodology rules allowing a continuous maturity of processes. That is why we found relevant to propose an extension to SPEM in order to introduce missing concepts to acheive our goals.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

Récemment le domaine du traitement de l'image, de la vidéo, et l'audio a connu plusieurs évolutions importantes au niveau des algorithmes et des architectures. L'une de ces évolutions est l'apparition du nouveau standard ISO/IEC de compression d'image JPEG2000 qui succède à JPEG. Ce nouveau standard présente de nombreuses fonctionnalités et caractéristiques qui lui permettent d'être adapté à une large panoplie d'applications. Mais ces caractéristiques se sont accompagnées d'une complexité algorithmique beaucoup plus élevée que JPEG et qui le rend très difficile à optimiser pour certaines implémentations ayant des contraintes très sévères en terme de surface, de temps d'exécution ou de consommation d'énergie ou de l'ensemble de ces contraintes. L'une des étapes clé dans le processus de compression JPEG2000 est le codeur entropique qui constitue à lui seul environ 70% du temps de traitement global pour la compression d'une image. Il est donc essentiel d'analyser les possibilités d'optimisation d'implémentations de JPEG2000. Les circuits FPGA sont aujourd'hui les principaux circuits reconfigurables disponibles sur le marché. S'ils ont longtemps été utilisés uniquement pour le prototypage des ASIC, ils sont aujourd'hui en mesure de fournir une solution efficace à la réalisation matérielle d'applications dans de nombreux domaines. Vu le progrès que connaît l'industrie des composants FPGA du point de vue capacité d'intégration et fréquence de fonctionnement, les architectures reconfigurables constituent aujourd'hui une solution efficace et compétitive pour répondre aussi bien aux besoins du prototypage qu'à ceux des implémentations matérielles. Dans ce travail nous proposons une démarche pour l'étude des possibilités d'implémentations de JPEG2000. Cette étude a débuté avec l'évaluation d'implémentations logicielles sur plateformes commerciales. Des optimisations logicielles ont été ajoutées en utilisant des librairies SIMD spécialisées exploitant du parallélisme à grain fin. Suite à cette première étude on a réalisé une implémentation matérielle d'un bi codeur entropique sur FPGA qui a servi comme coprocesseur pour deux plateformes distinctes l'une étant une machine hôte et l'autre un système industriel embarqué. Suite à cette étape nous avons fait évoluer l'implémentation en passant à une deuxième approche qui est l'approche système sur puce programmable. Dans cette dernière partie nous avons effectué le partitionnement matériel/logiciel du codeur entropique sur FPGA, puis une implémentation multi codeur a été réalisée sur FPGA et utilisée comme coprocesseur sur puce pour la création d'un système sur puce programmable. Ces différents travaux ont permis de couvrir une partie de l'espace des applications que JPEG2000 peut cibler. En même temps ces implémentations donnent une vue globale sur les possibilités des implémentations de JPEG2000 ainsi que leurs limites. De plus cette étude représente un moyen pour décider de l'adéquation architecture application de JPEG2000.

Le problème du passage à l’échelle des protocoles de cohérence de cache qui se pose pour les machines parallèles se pose maintenant aussi sur puce, suite à l’émergence des architectures manycores. Il existe fondamentalement deux classes de protocoles : ceux basés sur l’espionnage et ceux utilisant un répertoire. Les protocoles basés sur l’espionnage, qui doivent transmettre à tous les caches les informations de cohérence, engendrent un nombre important de messages dont peu sont effectivement utiles. En revanche, les protocoles avec répertoires visent à n’envoyer des messages qu’aux caches qui en ont besoin. L’implémentation la plus évidente utilise un champ de bits complet dont la taille dépend uniquement du nombre de cœurs. Ce champ de bits représente la liste des copies. Pour passer à l’échelle, un protocole de cohérence doit émettre un nombre raisonnable de messages de cohérence et limiter le matériel utilisé pour la cohérence et en particulier pour la liste des copies. Afin d’évaluer et de comparer les différents protocoles et leurs représentations de la liste des copies, nous proposons tout d’abord une méthode de simulation basée sur l’injection de traces dans un modèle de cache à haut niveau. Cette méthode permet d’effectuer rapidement l’exploration architecturale des protocoles de cohérence de cache. Dans un second temps, nous proposons une nouvelle représentation dynamique de la liste des copies pour le passage à l’échelle des protocoles de cohérence de cache. Pour une architecture à 64 cœurs, 93% des lignes de cache sont partagées par au maximum 8 cœurs, sachant par ailleurs que le système d’exploitation chercher à placer les tâches communicantes proches les unes des autres. Notre représentation dynamique de la liste des copies tire parti de ces deux observations en utilisant un champ de bits pour un sous-ensemble des copies et une liste chaînée. Le champ de bits correspond à un rectangle à l’intérieur duquel la représentation de la liste des copies est exacte. La position et la forme de ce rectangle évoluent au cours de la durée de vie des applications. Plusieurs algorithmes pour le placement du rectangle cohérent sont proposés et évalués. Pour finir, nous effectuons une comparaison avec les représentations de la liste des copies de l’état de l’art. / Cache coherence protocol scalability problem for parallel architecture is also a problem for on chip architecture, following the emergence of manycores architectures. There are two protocol classes : snooping and directory-based.Protocols based on snooping, which send coherence information to all caches, generate a lot of messages whose few are useful.On the other hand, directory-based protocols send messages only to caches which need them. The most obvious implementation uses a full bit vector whose size depends only on the number of cores. This bit vector represents the sharing set. To scale, a coherence protocol must produce a reasonable number of messages and limit hardware ressources used by the coherence and in particular for the sharing set.To evaluate and compare protocols and their sharing set, we first propose a method based on trace injection in a high-level cache model. This method enables a very fast architectural exploration of cache coherence protocols.We also propose a new dynamic sharing set for cache coherence protocols, which is scalable. With 64 cores, 93% of cache blocks are shared by up to 8 cores.Futhermore, knowing that the operating system looks to place communicating tasks close to each other. Our dynamic sharing set takes advantage from these two observations by using a bit vector for a subset of copies and a linked list. The bit vector corresponds to a rectangle which stores the exact sharing set. The position and shape of this rectangle evolve over application's lifetime. Several algorithms for coherent rectangle placement are proposed and evaluated. Finally, we make a comparison with sharing sets from the state of the art.

Les réseaux de capteurs sans-fil sont une nouvelle technologie qui permet de déployer des capteurs hétérogènes et de les faire communiquer sans fil et de façon autonome. Cette capacité nouvelle à surveiller ou instrumenter le monde qui nous entoure ouvre la voie à de nouvelles applications innovantes ou à une évolution majeure d’applications déjà existantes.D’une dizaine de nœuds à plusieurs milliers, les réseaux de capteurs sans fil commencent à conquérir le monde industriel et notre vie quotidienne. Leurs besoins en communications, gestion, génération et stockage de l’énergie, miniaturisation et réduction des coûts ne nécessitent pas seulement de perfectionner les technologies actuelles mais bien d’en inventer de nouvelles. Parmi toutes les applications révolutionnaires des réseaux de capteurs sans fil comme dans la santé, l’environnement, l’industrie et le militaire, l’une des applications les plus transformatrices est la surveillance de structure. La surveillance de structure est l’art de surveiller tout ce qui peut s’abimer, s’user ou tomber en panne. Elle est particulièrement importante dans les domaines des transports et du bâtiment, étant donné que la sécurité des personnes est en jeu. En plaçant aux endroits stratégiques des capteurs sans-fil, il sera possible de prévoir et de prévenir la défaillance d’un pont, l’usure d’un avion ou d’un train ou la déformation d’un bâtiment. La surveillance de structure permet de prévenir les pannes et les défaillances, de réduire les coûts de maintenance et d’améliorer les performances. C’est un processus complexe qui implique plusieurs technologies : des capteurs, la transmission de l’information et l’analyse des données. La nature (accéléromètre, gyroscope, jauge de contrainte, température, pression, fuite, givre, etc. . .), la position ainsi que le nombre de capteurs sont dictés et dépendants des besoins de l’analyse de la structure qui doit être effectuée. De ce fait, les contraintes imposées au système de transmission de données sans fil, afin d’offrir une couverture suffisante de la structure de l’appareil avec plusieurs centaines voire plusieurs milliers de capteurs que leur localisation rendra difficile d’accès, nécessitent des nouvelles innovations en matière d’efficacité énergétique et de performance de communication. Ce travail s’intéresse à la conception et l’implémentation d’un système de transmission de données dans un réseau de capteurs sans-fil. Après une présentation des exigences du système de surveillance de structure aéronautique, l’architecture générale du système de surveillance est décrite. Une couche physique spécifique à haute efficacité énergétique basée sur l’Impulse-Radio UltraWide Band a été conçue. Les designs complets de l’émetteur et du récepteur IR-UWB sont présentés ainsi que l'optimisation du codage canal par rapport à la consommation énergétique. Une couche MAC spécifique permettant un nombre important de nœuds et une efficacité énergétique élevée basée sur du TDMA reconfigurable a été conçue. Plusieurs prototypes ont été implémentés pour valider la conception et démontrer les performances. Ces implémentation utilise des techniques avancées d’optimisation de la consommation énergétique et de reconfigurabilité afin de répondre aux exigences des réseaux de capteurs sans-fil. Des simulations ASIC permettent également de prévoir que ce système permettra de supporter des débits applicatifs de plusieurs centaines de mégabits par seconde, tout en permettant à plusieurs dizaines de nœuds de communiquer. Les performances énergétiques de ce système de communication sont aujourd’hui à l’état de l’art. Enfin, cette technologie de communication sans-fil a été intégrée dans un système complet de deux nœuds capteurs et d’un routeur dans un démonstrateur FPGA / Wireless Sensor Networks (WSN) is an emerging technology which allows deploying wireless communicating autonomous heterogenous sensors. This monitoring capability paves the way for new innovative applications or breakthrough evolution of existing ones. WSN have started to change the industry and our daily lives. Their communication, energy, miniaturization and cost requirements cannot be met by evolutions of current technologies but will require new innovations.Among health, environment, industrial and military applications for WSN, one of the most revolutionary is Structural Health Monitoring (SHM). SHM is the art of monitoring anything which can wear, break down or be damaged. It is of utmost importance in safety sensitive domains such as the transport and construction industries.By placing sensors in carefully chosen locations, SHM will allow failure prediction, cost reduction and improved performance of bridges, planes, building or engines.The tens to thousands of sensors and the huge amount of data generated places a strong burden on the wireless communication of the nodes, which cannot be satisfied with today’s technology. This work presents the design and implementation works such a wireless communication system.Following a presentation of the context and requirement of this work, a general description of the SHM system is given. A specific highly energy efficient physical layer based on Impulse-Radio UltraWide Band (IR-UWB) has been designed.The complete IR-UWB transmitter and receiver are detailed, including the energy efficiency optimized channel coding. A specific Medium Access Control (MAC) layer allowing a large number of communicating nodes based on reconfigurableTime Division Multiple Access (TDMA) was designed. Several prototypes of this system have been implemented to prove feasibility and performance. These implementations employ advanced energy consumption reduction and reconfigurability techniques to answer WSN communication challenges. An ASIC implementation simulation has demonstrated hundreds of megabits per second data rate at state of the art energy efficiency

Les communications entre les applications réseaux sont régies par un ensemble de règles regroupées sous forme de protocoles. Les messages protocolaires sont gérés par une couche de l’application réseau connue comme étant la couche de support protocolaire. Cette couche peut être de nature logicielle, matérielle ou conjointe. Cette couche se trouve à la frontière entre le coeur de l’application et le monde extérieur. A ce titre, elle représente un composant névralgique de l’application. Les performances globales de l’application sont ainsi directement liées aux performances de la couche de support protocolaire associée.Le processus de développement de ces couches consiste à traduire une spécification du protocole, écrite dans un langage de haut niveau tel que ABNF dans un langage bas niveau, logiciel ou matériel. Avec l’avènement des systèmes embarqués, de plus en plus de systèmes sur puce proposent l’utilisation de ressources matérielles afin d’accroître les performances des applicatifs. Néanmoins, peu de processus de développement de couches de support protocolaire tirent parti de ces ressources, en raison notamment de l’expertise nécessaire dans ce domaine.Cette thèse propose une approche générative conjointe logicielle-matérielle au développement du support protocolaire d’applications réseaux, pour améliorer leur performance tout en restant ergonomique pour le développeur de l’application. Notre approche est basée sur l’exploitation d’un langage dédié, appellé Zebra pour générer les différents composants logiciels et matériels formant la couche de support. L’expertise nécessaire est déportée dans l’utilisation du langage Zebra et les composants matériels générés permettent d’accroître les performances de l’application.Les contributions de cette thèse sont les suivantes : Nous avons effectué une analyse des protocoles et applications réseaux. Cette analyse nous a permis d’identifier les composants pour lesquels il est possible d’obtenir des gains de performances.Nous avons conçu et exploité un langage dédié, Zebra, permettant de décrire les différentes entités de la couche de support protocolaire et générant les éléments logiciels et matériels la composant. Nous avons construit un système sur puce exécutant un système d’exploitation Linux afin d’étayer notre approche. Nous avons conçu des accélérateurs matériels déployables pour différents protocoles réseaux sur ce système et pilotables par les applicatifs. Afin de rendre l’accès aux accélérateurs matériels transparent pour les applications réseaux, nous avons développé un intergiciel gérant l’ensemble de ces accès. Cet intergiciel permet à plusieurs applications et/ou à plusieurs clients d’une même application d’utiliser les accélérateurs pour le traitement des messages protocolaires. Nous avons évalué les performances de notre approche dans des conditions réelles. Nous avons comparé ces performances à celles de couches de supports faisant référence dans le domaine. Nous avons constaté un gain de performance conséquent pour l’approche que nous proposons. / Communications between network applications is achieved by using rulesets known as protocols. Protocol messages are managed by the application layer known as the protocol parsing layer or protocol handling layer. Protocol parsers are coded in software, in hardware or based on a co-design approach. They represent the interface between the application logic and the outside world. Thus, they are critical components of network applications. Global performances of network applications are directly linked to the performances of their protocol parser layers.Developping protocol parsers consists of translating protocol specifications, written in a high level language such as ABNF towards low level software or hardware code. As the use of embedded systems is growing, hardware ressources become more and more available to applications on systems on chip (SoC). Nonetheless, developping a network application that uses hardware ressources is challenging, requiring not only expertise in hardware design, but also a knowledge of the protocols involved and an understanding of low-level network programming.This thesis proposes a generative hardware-software co-design based approach to the developpement of network protocol message parsers, to improve their performances without increasing the expertise the developper may need. Our approach is based on a dedicated language, called Zebra, that generates both hardware and software elements that compose protocol parsers. The necessary expertise is deported in the use of the Zebra language and the generated hardware components permit to improve global performances.The contributions of this thesis are as follows : We provide an analysis of network protocols and applications. This analysis allows us to detect the elements which performances can be improved using hardware ressources. We present the domain specific language Zebra to describe protocol handling layers. Software and hardware components are then generated according to Zebra specifications. We have built a SoC running a Linux operating system to assess our approach.We have designed hardware accelerators for different network protocols that are deployed and driven by applications. To increase sharing of parsing units between several tasks, we have developped a middleware that seamlessly manages all the accesses to the hardware components. The Zebra middleware allows several clients to access the ressources of a hardware accelerator. We have conducted several set of experiments in real conditions. We have compared the performances of our approach with the performances of well-knownprotocol handling layers. We observe that protocol handling layers baded on our approach are more efficient that existing approaches.

Les systèmes sur puce sont de plus en plus complexes : ils intègrent des parties numériques, des parties analogiques et des capteurs ou actionneurs. SystemC et son extension SystemC AMS permettent aujourd'hui de modéliser à haut niveau d'abstraction de tels systèmes. Ces outils constituent de véritables atouts dans une optique d'étude de faisabilité, d'exploration architecturale et de vérification du fonctionnement global des systèmes complexes hétérogènes et multiphysiques. En effet, les durées de simulation deviennent trop importantes pour envisager les simulations globales à bas niveau d'abstraction. De plus, les simulations basées sur l'utilisation conjointe de différents outils provoquent des problèmes de synchronisation. Les modèles de bas niveau, une fois crées par les spécialistes des différents domaines peuvent toutefois être abstraits afin de générer des modèles de haut niveau simulables sous SystemC/SystemC AMS en des temps de simulations réduits. Une analyse des modèles de calcul et des styles de modélisation possibles est d'abord présentée afin d'établir un lien avec les durées de simulation, ceci pour proposer un style de modélisation en fonction du niveau d'abstraction souhaité et de la taille du modèle à simuler. Dans le cas des circuits analogiques linéaires, une méthode permettant de générer automatiquement des modèles de haut niveau d'abstraction à partir de modèles de bas niveau a été proposée. Afin d'évaluer très tôt dans le flot de conception la consommation d'un système, un moyen d'enrichir les modèles de haut niveau préalablement générés est présentée. L'attention a ensuite été portée sur la modélisation à haut niveau des systèmes multiphysiques. Deux méthodes y sont discutées : la méthode consistant à utiliser le circuit équivalent électrique puis la méthode basée sur les bond graphs. En particulier, nous proposons une méthode permettant de générer un modèle équivalent au bond graph à partir d'un modèle de bas niveau. Enfin, la modélisation d'un système éolien est étudiée afin d'illustrer les différents concepts présentés dans cette thèse.

Ce travail s'inscrit dans le contexte du retraitement du combustible irradié dans l'industrie nucléaire. La gestion du combustible usé fait partie des enjeux majeurs de l'industrie nucléaire aujourd'hui. Ses vastes implications sont de nature économique, politique et écologique. Puisque le combustible irradié contient 97 % des matières valorisables, de nombreux pays ont choisi de retraiter le combustible, non tant pour des raisons économiques que pour le besoin de réduire la quantité en déchets radiotoxiques. Le procédé de séparation le plus répandu est connu sous le nom PUREX et consiste à diluer le combustible dans une solution d'acide nitrique afn d'en extraire les matières valorisables, comme notamment l'uranium et le plutonium. Le procédé est soumis à des strictes contrôles qui s'effectuent au présent par prélèvement et analyse manuel des flux radiotoxiques. Il n'existe cependant peu d'outils pour la supervision du procédé en ligne. Ces travaux visent alors à développer un capteur adapté à cet environnement de mesure à la fois acide et ionisant. Les verres borosilicates étant répandus pour leur inertie chimique, nous proposons l'étude d'un capteur optique fondé sur le substrat de verre Borofloat 33 de Schott. Le capteur étudié et réalisé a été fabriqué grâce à deux technologies différentes : l'optique intégrée sur verre par échange d'ions pour la fabrication de fonction de guidage optique, et la microfluidique pour la gestion des flux acides au sein du capteur. L'approche optique permet de répondre aux besoins de polyvalence, de sensibilité et d'immunité au rayonnement électromagnétique. La microfluidique permet, quant à elle, de travailler sur des très faibles volumes d'échantillon, réduisant ainsi la radiotoxicité des flux d'analyse. Le principe de mesure du capteur repose sur l'effet photothermique, induit dans le fluide par absorption optique d'un faisceau laser d'excitation. L'absorption entraîne un changement de l'indice de réfraction du fluide qui est sondé par un interféromètre de Young, intégré sur la puce. Le volume sondé au sein du canal était de (33,5 ± 3,5) pl. Le changement d'indice de réfraction à la limite de détection était de ∆n_min = 1,2 × 10−6 , nous permettant de détecter une concentration minimale de cobalt(II) dans de l'éthanol de c_min = 6 × 10−4 mol/l, équivalent à un coefficient d'absorption de alpha_min = 1,2 × 10−2 cm−1. À la limite de détection du capteur, une quantité de N_min = (20 ± 2) fmol de cobalt(II) peut être détectée. La longueur d'interaction était de li = 14,9 µm et par conséquent l'absorbance minimale détectable égal K_min = (1,56±0,12)×10−5.

La consommation d'énergie des systèmes sur puces induit des contraintes fortes lors de leur conception. Elle affecte la fiabilité du système, le coût du refroidissement de la plateforme, et la durée de vie de la batterie lorsque le circuit est alimenté par des batteries. En fait, avec la diminution de la tailles de la technologie des semi-conducteurs, l'optimisation de la puissance consommée est devenue un enjeu majeur, au même titre que le coût lié à la surface silicium et l'optimisation des performances, en particulier pour les applications mobiles. Des puces codec vidéo dédiées ont été utilisés dans diverses applications telles que les systèmes de vidéoconférence, de sécurité et de surveillance, ou encore et des applications de divertissement. Pour répondre aux contraintes des applications mobiles en termes de performance et de consommation énergétique, le codec vidéo est généralement implémenté en matériel plutôt qu'en logiciel, ce qui permet de garantir les contraintes d'efficacité énergétique et de traitement en temps réel. L'une des normes les plus efficaces pour les applications vidéo est aujourd'hui la norme H.264 Encodage Vidéo Avancé (H.264/AVC), qui offre une meilleure qualité vidéo à un débit binaire plus bas que les normes précédentes. Pour pouvoir effectivement intégrer cette norme dans des produits commerciaux, en particulier pour les appareils mobiles, lors de la conception du codec vidéo en matériel, les concepteurs devront utiliser des approches spécifiques de conception de circuits basse consommation et implanter des mécanismes de contrôle de la consommation. Cette thèse de doctorat s'est déroulée dans le cadre de la conception de l'encoder matériel au format H.264, appelé plateforme VENGME. La plateforme est découpée en différents modules et le module EC-NAL a été développé durant la thèse, en prenant en compte différentes solutions apparues dans la littérature pour minimiser la consommation de ce module. Les résultats en simulation montrent que le module EC-NAL présente de meilleurs résultats d'un point de vue consommation que ses concurrents de la littérature. L'architecture de la plateforme VENGME a ensuite été analysée, et des simulations au niveau RTL ont été menées pour évaluer sa consommation globale. Il en est ressorti une possibilité de diminuer encore plus la consommation de la plateforme matérielle en contrôlant la fréquence de certains modules. Cette approche a été appliquée au module EC-NAL qui possède en interne une FIFO. Dont le niveau peut être contrôlé en ajustant la fréquence d'horloge du côté du sous-module NAL. Cela a donc conduit à implémenter une approche d'adaptation automatique de la fréquence en fonction du niveau de remplissage de la FIFO. Le contrôleur a été implémenté en matériel et la stabilité du système bouclé a été étudiée. Les résultats en simulation montrent l'intérêt de la démarche adoptée qui devra être étendue à l'ensemble de la plateforme. / Power consumption for Systems-on-Chip induces strong constraints on their design. Power consumption affects the system reliability, cooling cost, and battery lifetime for Systems-on-Chips powered by battery. With the pace of semiconductor technology, power optimization has become a tremendous challenging issue together with Silicon area and/or performance optimization, especially for mobile applications. Video codec chips are used in various applications ranging for video conferencing, security and monitoring systems, but also entertainment applications. To meet the performance and power consumptions constraints encountered for mobile applications, video codecs are favorably preferred to be implemented in hardware rather than in software. This hardware implementation will lead to better power efficiency and real-time requirements. Nowadays, one of the most efficient standards for video applications is the H.264 Advanced Video Coding (H.264/AVC) which provides better video quality at a lower bit-rate than the previous standards. To bring the standard into commercial products, especially for hand-held devices, designers need to apply design approaches dedicated to low-power circuits. They also need to implement mechanisms to control the circuit power consumption. This PhD thesis is conducted in the framework of the VENGME H.264/AVC hardware encoder design. The platform is split in several modules and the VENGME Entropy Coder and bytestream Network Abstraction Layer data packer (EC-NAL) module has been designed during this PhD thesis, taking into account and combining several state-of-the-art solutions to minimise the power consumption. From simulation results, it has been seen that the EC-NAL module presents better power figures than the already published solutions. Then, the VENGME H.264 encoder architecture has been analyzed and power estimations at RTL level have been performed to extract the platform power figures. Then, from these power figures, it has been decided to implement power control on the EC-NAL module. This latter contains a FIFO whose level can be controlled via an appropriate scaling of the clock frequency on the NAL side, which leads to the implementation of a Dynamic Frequency Scaling (DFS) approach based on the control of the FIFO occupancy level. The control law has been implemented in hardware (full-custom) and the closed-loop system stability has been studied. Simulation results show the effectiveness of the proposed DVS strategy that should be extended to the whole H.264 encoder platform.

Le développement de produits complexes demande la maintenance d'un grand nombre de documents interdépendants exprimés dans différents formats. Malheureusement, aujourd'hui, aucun outil et aucune méthodologie ne nous permettent pas de maintenir la cohérence et de propager systématiquement les changements entre ces documents. D'après les observations faites dans l'entreprise STMicroelectronics, lorsqu'un document est modifié, les développeurs doivent propager manuellement la modification à l'ensemble des documents impactés. Pour diverses raisons, ces changements peuvent ne pas être correctement appliqués, voir même ne pas être appliqués du tout. Les documents divergent alors peu à peu, impactant dramatiquement le temps de développement pour réaligner tous les documents. Nous proposons une méthodologie aidant les développeurs à maintenir systématiquement la cohérence entre les documents, basée sur le concept de description d'architecture introduit par l'ISO42010. Premièrement, un modèle est défini pour décrire formellement et complètement des correspondances (liens existants) entre des documents. Ce modèle est défini pour être indépendant des formats de documents, du cycle de développement et des méthodes de travail de l'entreprise. Deuxièmement, ces correspondances sont analysées afin d'aider les développeurs à maintenir la cohérence des documents en les informant lorsqu'un document est modifié. Un prototype mettant en œuvre l’approche proposée a été développé afin d’évaluer la méthodologie. 18 sujets se sont portés volontaires afin d’évaluer l'approche. Ces sujets ont été soumis à deux tests (avec et sans notre méthodologie) impliquant la correction d’incohérences ajoutées dans un ensemble de documents. Ces tests nous ont permis de dégager deux variables : le nombre d’incohérences corrigées et le temps moyen pour corriger les incohérences. Selon notre étude, l’utilisation de notre approche permet de corriger 5,5% d’incohérences en plus en un temps 3,3% plus faible. / The development of highly complex products requires the maintenance of a huge set of inter-dependent documents, in various formats. Unfortunately, no tool or methodology is available today to systematically maintain consistency between all these documents. Therefore, according to observations made in STMicroelectronics, when a document changes, stakeholders must manually propagate the changes to the impacted set of dependent documents. For various reasons, they may not well propagate the change, or even may not propagate it at all. Related documents thereby diverge more and more over time. It dramatically impacts productivity to realign documents and make the very wide-ranging corpus of documents consistent. This paper proposes a methodology to help stakeholders to systematically maintain consistency between documents, based on the Architecture Description concept introduced by ISO42010. First, a model is defined to describe formally and completely correspondences between Architecture Description Elements of documents. This model is designed to be independent of documents formats, selected system development lifecycle and the working methods of the industry. Second, these correspondences are analyzed in case of document modification in order to help stakeholders maintaining global corpus consistency. A prototype has been developed, which implements the proposed approach, to evaluate the methodology. 18 subjects volunteered to evaluate the approach. These subjects made two tests (with and without our methodology) involving the correction of inconsistencies added in a set of documents. These tests allowed us to identify two variables: the number of inconsistencies corrected and the average time to correct the inconsistencies. According to our study, the use of the approach helps to correct 5.5% more inconsistencies in a time 3.3% lower.