Cette thèse s'intéresse à la définition de mécanismes, aussi bien au niveau logiciel que matériel, facilitant la gestion des systèmes-sur-puce hétérogènes et dynamiquement reconfigurable (HRSoC). L'hétérogénéité de ses architectures se manifeste par la présence à la fois de processeurs de calcul généralistes et de modules matériels reconfigurables. L'objectif de cette thèse est de permettre à un développeur d'application de s'abstraire de cette hétérogénéité en ce qui concerne l'allocation des tâches sur les différentes unités de calcul disponibles. Cette abstraction passe par une première phase d'homogénéisation des interfaces utilisateurs (API) et la définition d'un modèle de thread matériel, au même titre qu'il existe des threads logiciels. Cette homogénéisation se poursuit ensuite dans la gestion de ces threads matériels. Nous avons implémenté des services au niveau du système d'exploitation permettant de sauvegarder, préempter, et restaurer le contexte d'un thread matériel. Des outils de conception ont également été développés afin de surpasser le problème de la relocation d'un thread matériel au sein d'un FPGA. Enfin, la dernière étape a été d'étendre l'accès aux services offerts par tous les systèmes d'exploitation distribués au sein de la plateforme à tous les threads s'exécutant sur celle-ci, indépendamment de leur localisation. Ceci a été réalisé via une implémentation originale de l'API MRAPI. Avec ces trois étapes, nous avons apporté une base solide afin, dans le futur, de proposer au développeur un flot de conception dédié aux architectures HRSoC lui permettant de procéder à une exploration architecturale précise de son système. Finalement, afin d'éprouver le fonctionnement de ces mécanismes, nous avons réalisé une plateforme de démonstration sur FPGA Virtex 5 mettant en scène une application de suivi de cibles dynamique. / This thesis aims to define software and hardware mechanisms helping in the management the Heterogeneous and dynamically Reconfigurable Systems-on-Chip (HRSoC). The heterogeneity is due to the presence of general processing units and reconfigurable IPs. Our objective is to provide to an application developer an abstracted view of this heterogeneity, regarding the task mapping on the available processing elements. First, we homogenize the user interface defining a hardware thread model. Then, we pursue with the homogenization of the hardware threads management. We implemented OS services permitting to save and restore a hardware thread context. Conception tools have also been developed in order to overcome the relocation issue. The last step consisted in extending the access to the distributed OS services to every thread running on the platform. This access is provided independently from the thread location and is is realized implementing the MRAPI API. With these three steps, we build a solid basis to, in future work, provide to the developer, a conception flow dedicated to HRSoC allowing to perform precise architectural space explorations. Finally, to validate these mechanisms, we realize a demonstration platform on a Virtex 5 FPGA running a dynamic tracking application.

Les dernières technologies comme la 65nm, 45nm et la nouvelle technologie 32nm qui sera disponible à la fin de 2010, permettent la production de circuits de plus en plus complexes avec des performances très élevées. Ces nouvelles technologies imposent donc de nouveaux challenges pour la conception de circuits, mais également pour les méthodologies de test de fabrication et de diagnostic. De ce point de vue, les défaillances observées dans ces technologies ne peuvent pas être modélisées par des fautes classiques de collage. Les fautes de délai, de court-circuit, de circuit ouvert, etc. doivent également être prises en compte. Dans ce contexte, l'objectif de cette thèse a été de développer une méthode de diagnostic logique capable à la fois de traiter un ensemble complet de modèles de fautes et de fournir une localisation fiable et précise des défaillances dans un système sur puce. Ce manuscrit est organisé comme suit. Dans la première partie, les modèles de faute existants sont analysés afin de montrer les conditions de sensibilisation de chacun d'eux. La deuxième partie présente une méthode de diagnostic logique basée sur une approche « Effet-à-Cause». La dernière partie propose une nouvelle technique de diagnostic basée sur une approche « Cause-à-Effet » et permettant de traiter les circuits séquentiels. Les deux approches de diagnostic proposées exploitent les conditions de sensibilisations afin de cibler un ensemble élargi de modèles de fautes durant le processus de diagnostic. Les deux techniques sont validées sur un ensemble important de circuits benchmark et sur des systèmes sur puce fournis par la société STMicroelectronics. / Latest technologies like 65nm, 45nm and the next 32nm technology available at the end of 2010, allow the production of more and more complex and vey high performance circuits. These technologies lead to face with new challenges related to design, test and diagnosis. From this perspective, failures observed in these recent technologies can no longer be modeled by the classical stuck-at fault model. Delay faults, short-circuits, opens, etc. have also to be considered. In this context, the purpose of this thesis has been to develop a logic diagnosis approach able to deal with many types of faults as well as providing an accurate and reliable localization of failures in a system on chip. This manuscript is organized as follows. In the first part, existing fault models are analyzed in order to show the sensitization conditions related to each of them. The second part presents a logic diagnosis method based on the 'Effect-Cause' paradigm. The last part proposes another diagnosis technique based on the 'Cause-Effect' paradigm to deal with sequential circuits. The two proposed diagnosis approaches exploit the sensitization conditions in order to be able to consider a large set of fault models during the diagnosis process. Both techniques have been validated on a large set of benchmark circuits and on System-On-Chips provided by STMicroelectronics.

Dans le domaine de l'électronique pour la consommation de masse, les concepteurs sont tenus de fournir des systèmes embarqués qui doivent satisfaire des exigences de performance, de consommation, de co?t et de temps de mise sur le marché. Pour satisfaire toutes ces exigences, nous nous concentrons sur les systèmes sur puce multi-processeurs (MPSoCs) avec des processeurs configurables et des architectures hétérogènes. Comparés aux processeurs généralistes et aux circuits spécifiques à une application (ASICs), les processeurs configurables peuvent être utilisés pour équilibrer le rapport performance/nombre de transistors et la flexibilité. Dans cette thèse, les architectures hétérogènes sont définies comme un groupe de processeurs qui sont basées sur le même jeu d'instructions avec des extensions différentes. Cette thèse tente de résoudre les difficultés causées par les processeurs configurables et les architectures hétérogènes. En raison des processeurs configurables et de l'hétérogénéité, le champ des solutions d'implémentation devient extrêmement large et inclue des aussi bien des optimisations logicielles que des optimisationsmatérielles. C'est pourquoi nous présentons 4 niveaux d'abstraction différents avec des niveaux de détail et des vitesses de simulation différentes pour faciliter l'exploration des solutions d'implémentation. La méthode de simulation hybride est également intégrées à ces niveaux d'abstraction pour éviter les efforts d'adaption du logiciel dépendant du matériel (HdS pour Hardware dependant Software). En utilisant ces niveaux d'abstraction appliqués à ce genre de plateformes hétérogènes et configurables, nous avons construit un flot basé sur une exploration de l'ensemble des solutions d'implémentations sur des critères de budget. Réaliser une interface matériel/logiciel bien équilibrée est une tache complexe. Pour résoudre ce problème, nous utilisons le concept de graphe de dépendance des services (GdS) pour modéliser l'interface matériel/logiciel. Pour que l'implémentation choisie soit hautement performante et flexible, nous proposons un schéma de migration de taches dans lequel une tache peut être exécutée sur plusieurs processeurs compatibles avec différentes extensions d'instructions. Une application décodeur Motion-JPEG a été utilisée pour valider tous ces travaux.

L'exposition du public au gaz radon 222Rn fait l'objet d'une attention croissante. Les méthodes traditionnelles de détection de radon étant soit peu flexibles, soit très chères, cette thèse présente le développement d'un dispositif électronique compact et autonome qui s'appuie sur les progrès récents en microélectronique pour la physique des particules. Le coeur du dispositif est un circuit intégré CMOS original (basse tension, faible consommation) qui assure à la fois les fonctions de capteur et de traitement. Les premiers tests, d'efficacité et en sources de particules alpha, s'appuient sur des simulations détaillées (TRIM, GEANT IV). Différents prototypes de cartes électroniques ont été développés pour d'une part la détection passive de radon à différentes concentrations et d'autre part la détection supplémentaire des descendants sur aérosols 218Po et 214Po qui contribuent de façon importante à l'irradiation α interne".Le système final est une carte miniaturisée au format CB, qui comprend quatre circuits pour la détection simultanée de radon et de ses descendants solides. Une excellente linéarité a été obtenue jusqu'à 80 kBq.m-3 sur le banc de test BACCARA au Laboratoire de Mesure des Aérosols de l‘IRSN à Saclay. Un circuit de deuxième génération est également proposé

Les processeurs à jeux d'instructions spécifiques (ASIP) sont des processeurs spécialisés qui combinent la flexibilité d'un processeur programmable avec la performance d'un processeur dédié. L'une des approches de conception de tels processeurs consiste à spécialiser un cœur de processeur existant en y ajoutant des instructions spécialisées, mises en œuvre dans un module matériel fortement couplé au chemin de données du processeur. C'est l'extension de jeu d'instructions. La conception d'un ASIP nécessite des méthodologies et des outils logiciels appropriés garantissant une maîtrise des contraintes de conception et de la complexité grandissante des applications. Dans ce contexte, cette thèse vise à proposer une méthodologie de génération automatique d'extensions de jeux d'instructions. Celle-ci consiste à tout d'abord identifier l'ensemble des instructions candidates qui satisfont les contraintes architecturales et technologiques, afin de garantir leurs mises en œuvre. Ensuite, les instructions candidates qui minimisent le temps d'exécution séquentielle de l'application sont sélectionnées. Les ressources matérielles de l'extension, telles que les registres et les multiplexeurs, sont optimisées. Enfin, la dernière étape génère la description matérielle et le modèle de simulation de l'extension. Le code applicatif est adapté pour tenir compte des nouvelles instructions. Cette thèse propose des techniques basées sur la programmation par contraintes pour résoudre les problèmes difficiles (voir intraitables) que sont l'identification d'instructions, la sélection d'instructions et l'allocation de registres.

L'objectif de ces travaux de thèse est de proposer une méthodologie de modélisation multi-niveaux d'un microsystème autonome. Pour atteindre cet objectif, nous avons fourni une bibliothèque de modèles implémentés en VHDL-AMS et en SPICE pour différents blocs d'un nœud de réseaux de capteurs sans fils. Ces blocs appartiennent à différents domaines de la physique. Le premier modèle est celui d'un microgénérateur piézoélectrique qui récupère de l'énergie mécanique et la convertit en énergie électrique pour alimenter le reste du système. Le deuxième modèle est celui d'une batterie Li-Ion utilisée pour stocker cette énergie. Ce dernier a été fourni et validé sous différents profils de charge, de décharge et pour des températures différentes. Une bibliothèque de modèles VHDL-AMS et SPICE a également été fournie pour le bloc de gestion d'énergie. Deux niveaux d'abstraction ont été considérés pour ce bloc : un niveau indépendant de la technologie et un autre relié à la technologie CMOS 130 nm de STMicroelectronics. Dans le dernier chapitre, des simulations globales et multi-abstractions ayant pour but de donner un aperçu des possibilités offertes par cette méthodologie ont été présentées. Par ailleurs, des comparaisons avec des résultats expérimentaux, ont été proposées tout au long de ce travail.

L'augmentation de la densité des transistors dans les circuits électroniques conduit à une augmentation de la consommation d'énergie induisant des phénomènes thermiques plus complexes à maitriser. Dans le cas de systèmes embarqués en environnement où la température ambiante varie dans des proportions importantes (automobile par exemple), ces phénomènes peuvent conduire à des problèmes de fiabilité. Parmi les mécanismes de défaillance observés, on peut citer les cycles thermiques (CT) qui induisent des déformations dans les couches métalliques de la puce pouvant conduire à des fissurations. L'objectif de la thèse est de proposer pour des architectures de type multiprocesseur sur puce une technique de réduction des CT subis par les processeurs, et ce en respectant les contraintes temps réel des applications. L'exemple du circuit MPC5517 de Freescale a été considéré. Dans un premier temps un modèle thermique de ce circuit a été élaboré à partir de mesures par une caméra thermique sur ce circuit décapsulé. Un environnement de simulation a été mis en oeuvre pour permettre d'effectuer simultanément des analyses thermiques et d'ordonnancement de tâches et mettre en évidence l'influence de la température sur la puissance dissipée. Une heuristique globale pour réduire à la fois les CT et la température maximale des processeurs a été étudiée. Elle tient compte des variations de la température ambiante et se base sur les techniques DVFS et DPM. Les résultats de simulation avec les algorithmes d'ordonnancement globaux RM, EDF et EDZL et avec différentes charges processeur (sur un circuit type MPC5517 et un UltraSparc T1) illustrent l'efficacité de la technique proposée.

Les circuits microélectroniques récents intègrent des dizaines d'horloges afin d'optimiser leur consommation et leur performance. Le nombre de traversées de domaines d'horloges (CDC) et la complexité des systèmes augmentant, garantir formellement l'intégrité d'une donnée devient un défi majeur. Plusieurs problèmes sont alors soulevés : configurer le système dans un mode réaliste, décrire l'environnement par des hypothèses sur les protocoles, gérer l'explosion de l'espace des états, analyser les contre-exemples, ...La première contribution de cette thèse a pour but d'atteindre une configuration complète et réaliste du système. Nous utilisons de la vérification formelle paramétrique ainsi qu'une analyse de la structure du circuit afin de détecter automatiquement les composants des arbres d'horloge. La seconde contribution cherche à éviter l'explosion de l'espace des états en combinant des abstractions localisées du circuit avec une analyse de contre-examples. L'idée clé est d'utiliser la technologie de raffinement d'abstraction guidée par contre-exemple (CEGAR) où l'utilisateur influence la poursuite de l'algorithme en se basant sur des informations extraites des contre-exemples intermédiaires. La troisième contribution vise à créer des hypothèses pour des environnements sous-contraints. Tout d’abord, plusieurs contre-exemples sont générés pour une assertion, avec différentes raisons d’échec. Ensuite, des informations en sont extraites et transformées en hypothèses réalistes.Au final, cette thèse montre qu'une vérification formelle concluante peut être obtenue en combinant la rapidité de l'analyse structurelle avec l'exhaustivité des méthodes formelles. / Modern hardware designs typically comprise tens of clocks to optimize consumption and performance to the ongoing tasks. With the increasing number of clock-domain crossings as well as the huge complexity of modern SoCs, formally proving the functional integrity of data propagation became a major challenge. Several issues arise: setting up the design in a realistic mode, writing protocol assumptions modeling the environment, facing state-space explosion, analyzing counter-examples, ...The first contribution of this thesis aims at reaching a complete and realistic design setup. We use parametric liveness verification and a structural analysis of the design in order to identify behaviors of the clock and reset trees. The second contribution aims at avoiding state-space explosion, by combining localization abstractions of the design, and counter-example analysis. The key idea is to use counterexample-guided abstraction refinement as the algorithmic back-end, where the user influence the course of the algorithm based on relevant information extracted from intermediate abstract counterexamples. The third contribution aims at creating protocol assumptions for under-specified environments. First, multiple counter-examples are generated for an assertion, with different causes of failure. Then, information is mined from them and transformed into realistic protocol assumptions.Overall, this thesis shows that a conclusive formal verification can be obtained by combining inexpensive structural analysis along with exhaustive model checking.

Ce travail s'inscrit dans le contexte du retraitement du combustible irradié dans l'industrie nucléaire. La gestion du combustible usé fait partie des enjeux majeurs de l'industrie nucléaire aujourd'hui. Ses vastes implications sont de nature économique, politique et écologique. Puisque le combustible irradié contient 97 % des matières valorisables, de nombreux pays ont choisi de retraiter le combustible, non tant pour des raisons économiques que pour le besoin de réduire la quantité en déchets radiotoxiques. Le procédé de séparation le plus répandu est connu sous le nom PUREX et consiste à diluer le combustible dans une solution d'acide nitrique afn d'en extraire les matières valorisables, comme notamment l'uranium et le plutonium. Le procédé est soumis à des strictes contrôles qui s'effectuent au présent par prélèvement et analyse manuel des flux radiotoxiques. Il n'existe cependant peu d'outils pour la supervision du procédé en ligne. Ces travaux visent alors à développer un capteur adapté à cet environnement de mesure à la fois acide et ionisant. Les verres borosilicates étant répandus pour leur inertie chimique, nous proposons l'étude d'un capteur optique fondé sur le substrat de verre Borofloat 33 de Schott. Le capteur étudié et réalisé a été fabriqué grâce à deux technologies différentes : l'optique intégrée sur verre par échange d'ions pour la fabrication de fonction de guidage optique, et la microfluidique pour la gestion des flux acides au sein du capteur. L'approche optique permet de répondre aux besoins de polyvalence, de sensibilité et d'immunité au rayonnement électromagnétique. La microfluidique permet, quant à elle, de travailler sur des très faibles volumes d'échantillon, réduisant ainsi la radiotoxicité des flux d'analyse. Le principe de mesure du capteur repose sur l'effet photothermique, induit dans le fluide par absorption optique d'un faisceau laser d'excitation. L'absorption entraîne un changement de l'indice de réfraction du fluide qui est sondé par un interféromètre de Young, intégré sur la puce. Le volume sondé au sein du canal était de (33,5 ± 3,5) pl. Le changement d'indice de réfraction à la limite de détection était de ∆n_min = 1,2 × 10−6 , nous permettant de détecter une concentration minimale de cobalt(II) dans de l'éthanol de c_min = 6 × 10−4 mol/l, équivalent à un coefficient d'absorption de alpha_min = 1,2 × 10−2 cm−1. À la limite de détection du capteur, une quantité de N_min = (20 ± 2) fmol de cobalt(II) peut être détectée. La longueur d'interaction était de li = 14,9 µm et par conséquent l'absorbance minimale détectable égal K_min = (1,56±0,12)×10−5. / This work has been done in the context of fuel reprocessing in the nuclear industry. In fact, the handling of nuclear waste is one of the major issues in the nuclear industry. Its implications reach from economical to political to ecological dimensions. Since used nuclear fuel consists of 97 % of recyclable substances, many countries have chosen to reprocess used fuel, not only for economical reasons but also to limit the quantity of nuclear waste. The most widely employed extraction technique is the PUREX process, where the used fuel is diluted in nitric acid. The recyclable compounds can then be extracted by solvent techniques. Such processes need to be monitored crucially. However, nowadays, the process supervision is carried out by manually sampling the radioactive fluents and analyzing them in external laboratories. Not only prone to potential risks, this approach is little responsive and produces radiotoxic samples that cannot be reintroduced in the nuclear fuel cycle. In this study, we therefore present the development of a microfluidic glass sensor, based on the detection of a photothermal effect induced in the sample fluid. Microfluidics allows fluid handling on a microliter-scale and can therefore significantly reduce the sample volume and thereby the radiotoxcicity of the analyzed fluids. Photothermal spectrometry is well suited for small-scale sample analysis, since its sensitivity does not rely on the length of optical interaction with the analyte. The photothermal effect is a local refractive index variation due to the absorption of photons by the analyte species which are contained in the sample. On the sensor chip, the index refraction change is being sensed by an integrated Young interferometer, made by ion-exchange in glass. The probed volume in the channel was (33.5 ± 3.5) pl. The interferometric system can sense refractive index changes as low as ∆n_min = 1.2 × 10−6 , allowing to detect a minimum concentration of cobalt(II) in ethanol c_min = 6 × 10−4 mol/l, which is equivalent to an absorption coefficient of alpha_min = 1.2 × 10−2 cm−1 . At the detection limit, we could sense an absolute quantity of cobalt(II) of N_min = (20 ± 2) fmol. The interaction length between the excitation light and the sensing zone was li = 14.9 µm leading to a minimum detectable absorbance of K_min = (1.56 ± 0.12) × 10−5 .

Les appareils multimédias portables nécessitent toujours plus d'innovation pour satisfaire les besoins des utilisateurs. Les fabricants de système-sur-puces font donc face à une forte demande en capacité de calcul jusqu'à lors réservée aux ordinateurs de bureau. Ce transfert de performance se répercute inévitablement sur la consommation de ces appareils alors que dans le même temps la capacité des batteries n'est pas en mesure de répondre à cet accroissement. De nombreux compléments matériels et logiciels sont mis en places afin d'économiser l'énergie au maximum sans toutefois dégrader les performances. La modulation de la fréquence de fonctionnement et de la tension d'alimentation est certainement la plus efficace mais reste néanmoins limitée par les coûts et les contraintes d'encombrement exigées par la taille des appareils. La réponse à un tel problème passe nécessairement par l'intégration d'une partie de l'alimentation dans la puce. La conversion DC-DC basée sur des convertisseurs à capacités commutées est prometteuse car elle permet de garder un maximum de compatibilité avec les process CMOS actuels. Cette thèse explore donc la conception d'une architecture d'alimentation utilisant des convertisseurs à capacités commutées. Un étage de puissance avec une tension d'entrée est de 1.8 V et des ratios programmables permet d'obtenir le rendement maximum pour une plage de tension de sortie allant de 0.3 à 1.2 V. La tension de sortie peut varier en fonction du point de fonctionnement requit par le système. Afin d'assurer le maximum de compatibilité avec la conception du circuit numérique à alimenter, une architecture modulaire basée sur les capacités MIM est privilégiée. Les capacités sont placées au dessus de la fonction numériques et les interrupteurs de puissance sont insérés à sa périphérie. Cette architecture permet également d'entrelacer les cellules de conversion afin de réduire l'ondulation de la tension de sortie. La fréquence de commutation du convertisseurs est communément utilisée pour réguler la tension de sortie et des stratégies de contrôles linéaires et non linéaires sont donc explorées. Un prototype de convertisseur présentant une densité de puissance de 310mW/mm2 pour un rendement de 72.5% a été fabriqué dans la technologie 28nm FDSOI de STMicroelectronics. La surface requise pour le convertisseur nécessite que 11.5% de la surface du circuit à alimenter. La méthodologie de conception du convertisseur a finalement été appliquée à un régulateur de tension dans le domaine négatif pour des applications de polarisation de caisson à basse consommation. / Mobile and multimedia devices offer more innovations and enhancements to satisfy user requirements. Chip manufacturers thus propose high performances SoC to address these needs. Unfortunately the growth in digital resources inevitably increases the power consumption while battery life-time does not rise as fast. Aggressive power management techniques such as dynamic voltage and frequency scaling have been introduced in order to keep competitive and relevant solutions. Nonetheless continuing in this direction involves more disruptive solutions to meet space and cost constraints. Fully integrated power supply is a promising solution. Switched-capacitor DC-DC converters seem to be a suitable candidate to keep compatibility with the manufacturing process of digital SoCs. This thesis focuses on the design of an embedded power supply architecture using switched-capacitor DC-DC converters.Addressing a large range of output power with significant efficiency leads to consider a multi-ratio power stage. With respect to the typical digital SoC, the input voltage is 1.8 V and the converter is specified to deliver an output voltage in the 0.3-1.2 V range. The reference voltage is varying according to typical DVFS requirements. A modular architecture accommodates the digital design flow where the flying capacitors are situated above the digital block to supply and the power switches are located as an external ring. Such an architecture offers high flexibility. Interleaving strategy is considered to mitigate the output voltage ripple. Such a converter admits the switching frequency as a control variable and linear regulation and hysteretic control are analyzed. A prototype has been fabricated in 28nm FDSOI technology by STMicroelectronics. A power density of 310 mW/mm2 is achieved at 72.5% peak efficiency with a silicon area penalty of 11.5% of the digital block area. The successful design methodology has been also applied to the design of a negative SC converter for body-biasing purpose in FDSOI. Simulation results demonstrate a strong interest for low power application.