La complexité et le nombre toujours plus grandissant des applications, notamment les standards vidéo, nécessite d’étudier des méthodes et outils pour leur déploiement sur des architectures elles aussi toujours plus complexes. En effet, afin d’atteindre les performances requises en matière de temps d’exécution ou consommation énergétique, les architectures modernes proposent des éléments de calculs hétérogènes, où chacun est spécialisé pour une fonction précise. Cette thèse s’appuie sur le modèle flot de données pour la spécification de l’application. Ce modèle permet d’exposer explicitement le parallélisme spatial et temporel de l’application à travers un réseau d’acteurs interconnectés par des canaux de type FIFO. Les acteurs, en charge du calcul, peuvent exhiber un comportement statique ou dynamique. Les derniers standards vidéo contraignent à s’appuyer sur les modèles dynamiques pour obtenir une spécification fonctionnelle. Les besoins de calcul sont alors dépendants des données à traiter. Le déploiement d’une application dynamique ne peut donc se faire à l’aide des approches statiques existantes dans la littérature. L’objectif de cette thèse est de proposer des algorithmes efficaces permettant de déployer à la volée une application flot de données dynamique sur une architecture multiprocesseurs hétérogène. La première contribution est un algorithme qui permet de trouver rapidement une solution de déploiement de l’application. La deuxième contribution est un algorithme basé sur les mouvements pour adapter en cours d’exécution le déploiement en réponse aux aspects dynamiques de l’application. / Modern multimedia applications are subject to an increasing complexity with widespread standards. This has led to the interest in dataflow approach that offers a powerful perspective on parallel com- putations at high level. In the meantime, the emergence of massively parallel architectures has revealed the trend towards heterogeneous Multi-Processor System-on-Chips (MPSoCs) to offer a better perfor- mance and energy tradeoff than their homogeneous counterparts. However, this also imposes challenges to the mapping of multimedia applications on such complex architectures. This thesis presents an adaptive methodology for mapping dataflow applications on heterogeneous MPSoCs. This thesis focuses on video decoders specified in RVC-CAL language, a dedicated dataflow language for video applications. Existing static approaches cannot capture all behaviors in dynamic dataflow applications. Thus, this requires to adapt the mapping according to the input data. The algorithm offers some adaptive parameters combined with our analyt- ical communication model to improve a performance while consider- ing load balancing. We evaluate our algorithms on a set of randomly generated benchmarks and real video decoders like MPEG4-SP and HEVC. Experimental results reveal that our mapping methodology is fast enough (in milliseconds) and the runtime remapping signifi- cantly improves the initial mapping. In the remapping process, we take the migration cost into account because the reconfiguration time also contributes to the overall performance.

Description du prototype d'un système multimicroprocesseur adapté au traitement des algorithmes parallèles dont une étude des différentes architectures multiprocesseurs et de leur classification permet de le situer au sein des MIMD. Son architecture modulaire permet la connexion d'un grand nombre de processeurs sur un bus commun par un circuit d'arbitrage asynchrone. Une évaluation des performances du système dans le traitement des programmes utilisant les différents types de parallélisme est présentée.

On étudie la définition et la réalisation d'un centre local multiprocesseur qui permettra l'exploitation des algorithmes de commande multimodèle. On décrit les spécifications du centre de décision en vue de son implantation sur une structure informatique. On fait un rappel des structures et des concepts informatiques pour les systèmes à plusieurs processeurs. On définit la structure proposée basée sur le concept des entrées et des sorties des modules. On décrit le fonctionnement global du système et la structure matérielle de l'interface de communication associée à chacun des modules. On présente le protocole d'émission des messages du système de communication. On décrit l'application à l'implantation d'une commande multimodèle.

Grâce à l'évolution de la technologie des semi-conducteurs, aujourd'hui on peut intégrer sur une seule puce ce qu'on mettait sur plusieurs puces ou cartes il y a une dizaine d'années. Dans un futur proche, cette évolution permettra l'intégration de plus de 100 Mbits de DRAM et 200 millions de portes logiques dans la même puce. D'après les prévisions de l'association d'industrie de semi-conducteur et d'ITRS, les mémoires embarquées continueront de dominer la surface des systèmes monopuces dans les années qui viennent, à peu près 94 % de la surface totale en 2014.<br />La conception à base de réutilisation d'IP mémoire est survenue pour réduire le fossé entre cette grande capacité d'intégration et la faible production de mémoire. Cette solution peut être idéale dans le cas d'une architecture homogène où tous les éléments ont les mêmes interfaces et utilisent les mêmes protocoles de communication, ce qui n'est pas le cas pour les systèmes monopuces. Pour rendre cette solution efficace, le concepteur doit consacrer beaucoup d'efforts pour la spécification et l'implémentation des interfaces logiciel-matériel. Vu la pression du temps de mise sur le marché (" time to market "), l'automatisation de la conception de ces interfaces d'adaptation est devenue cruciale.<br />La contribution de cette thèse concerne la définition d'une méthode systématique permettant la conception des interfaces logiciel-matériel spécifiques aux mémoires globales. Ces interfaces correspondent à des adaptateurs matériels flexibles connectant la mémoire au réseau de communication, et à des pilotes d'accès adaptant le logiciel de l'application aux processeurs cibles. Des expériences sur des applications de traitement d'images ont montré un gain de temps de conception important et ont prouvé la flexibilité de ces interfaces ainsi que leur faible surcoût en surface et en communication.

Actuellement, la complexité des systèmes embarqués nécessite des nouvelles méthodologies de développement. Des méthodologies au niveau système sont proposées pour traiter la complexité, utilisant comme point de départ des descriptions de plus haut niveau qui au niveau transfert de registre (register transfer level - RTL). Les outils d'estimation de performance sont une importante partie des méthodologies au niveau système, parce qu'ils aident dans les décisions de projet dans les étapes initiales. Cette thèse propose des méthodes d'estimation de performance intégrées dans le flot de conception ROSES. En raison de l'augmentation du nombre des processeurs intégrés dans une puce, on nécessite de plus en plus des outils pour l'estimation de performance du logiciel. Pour guider la sélection du processeur au niveau de la spécification, on propose l'utilisation des réseaux neuronaux pour estimer rapidement la performance du logiciel. Après le raffinage des interfaces matériels et logiciels, on utilise des prototypes virtuels pour analyser la performance de l'architecture au niveau de bus fonctionnel. Le prototype virtuel est généré automatiquement a partir de la description ROSES, en permettent l'analyse de performance intégré des composants logiciel et matériel. La méthodologie proposée dans ce travail a été évalué par une étude de cas d'un encodeur MPEG4.

Reproduction de : Thèse de doctorat : Informatique : Université de Nice-Sophia Antipolis : 1996. / Résumés en français et en anglais. En annexe articles en anglais. L'Impr. INRIA a attribué un n° de coll, TU 386 associé à un code-barres en 4e de couv. Bibliogr. p. 79-82.

Les systèmes multiprocesseurs sur puce, tel que le processeur CELL ou plus récemment Platform 2012, sont des architectures multicœurs hétérogènes constitués d'un processeur host et d'une fabric de calcul qui consiste en plusieurs petits cœurs dont le rôle est d'agir comme un accélérateur programmable. Les parties parallélisable d'une application, qui initialement est supposé etre executé par le host, et dont le calcul est intensif sont envoyés a la fabric multicœurs pour être exécutés. Ces applications sont en général des applications qui manipulent des tableaux trés larges de données, ces données sont stockées dans une memoire distante hors puce (off-chip memory) dont l 'accès est 100 fois plus lent que l 'accès par un cœur a une mémoire locale. Accéder ces données dans la mémoire off-chip devient donc un problème majeur pour les performances. une characteristiques principale de ces plateformes est une mémoire local géré par le software, au lieu d un mechanisme de cache, tel que les mouvements de données dans la hiérarchie mémoire sont explicitement gérés par le software. Dans cette thèse, l 'objectif est d'optimiser ces transfert de données dans le but de reduire/cacher la latence de la mémoire off-chip .

Mémoire (M.Eng.)--Université du Québec à Chicoutimi, 1997. / Document électronique également accessible en format PDF. CaQCU

Thèse (M.Eng.)-- Université du Québec à Chicoutimi, 2002. / Document électronique également accessible en format PDF. CaQCU

Ce travail a été effectué dans le contexte d'un projet financé par l'ERC, Defying Amdahl's Law (DAL), dont l'objectif est d'explorer les techniques micro-architecturales améliorant la performance des processeurs multi-cœurs futurs. Le projet prévoit que malgré les efforts investis dans le développement de programmes parallèles, la majorité des codes auront toujours une quantité signifiante de code séquentiel. Pour cette raison, il est primordial de continuer à améliorer la performance des sections séquentielles des-dits programmes. Le travail de recherche de cette thèse porte principalement sur l'étude des différences entre les sections parallèles et les sections séquentielles de programmes multithreadés (MT) existants. L'exploration de l'espace de conception des futurs processeurs multi-cœurs est aussi traitée, tout en gardant à l'esprit les exigences concernant ces deux types de sections ainsi que le compromis performance-surface. / This thesis work is done in the general context of the ERC, funded Defying Amdahl's Law (DAL) project which aims at exploring the micro-architectural techniques that will enable high performance on future many-core processors. The project envisions that despite future huge investments in the development of parallel applications and porting it to the parallel architectures, most applications will still exhibit a significant amount of sequential code sections and, hence, we should still focus on improving the performance of the serial sections of the application. In this thesis, the research work primarily focuses on studying the difference between parallel and serial sections of the existing multi-threaded (MT) programs and exploring the design space with respect to the processor core requirement for the serial and parallel sections in future many-core with area-performance tradeoff as a primary goal.