Semiconductor scaling has been largely driven by advancements in lithographic technologies. However, the lack of a viable next generation lithography solution since the 180nm node has driven the industry to printing sub-wavelength features. This has led to rising manufacturing costs and diminishing chip yield. In traditional methodologies, manufacturing and design are relatively insulated, with a layout being the only means of communicating design intent to the foundry. In this dissertation, we describe several techniques which utilize electrical information to improve properties of manufactured structures. We aim to show that a bi-directional flow of information between design and manufacturing is key to increasing chip yield. In particular, we target the mask data preparation flow of lithography. We develop an electrically-driven optical proximity correction (ED-OPC) tool that performs electrical matching as opposed to geometric matching in order to achieve lower post-lithography delay error. We then demonstrate how to harness ED-OPC to compensate electrical variability arising from non-lithographic sources as well. We then describe a technique to manufacture circuits with less timing violations across the process window by using design-aware shape tolerances generated from timing information. Finally, we observe that local wiring has low impact on design properties and use this information to modify target wire shapes themselves in order to improve their manufacturability in the presence of process variations. / text

As semiconductor manufacture feature sizes scale into the nanometer dimension, circuit layout printability is significantly reduced due to the fundamental limit of lithography systems. This dissertation studies related research topics in lithography simulation and optical proximity correction. A recursive integration method is used to reduce the errors in transmission cross coefficient (TCC), which is an important factor in the Hopkins Equation in aerial image simulation. The runtime is further reduced, without increasing the errors, by using the fact that TCC is usually computed on uniform grids. A flexible software framework, ELIAS, is also provided, which can be used to compute TCC for various lithography settings, such as different illuminations. Optimal coherent approximations (OCAs), which are used for full-chip image simulation, can be speeded up by considering the symmetric properties of lithography systems. The runtime improvement can be doubled without loss of accuracy. This improvement is applicable to vectorial imaging models as well. Even in the case where the symmetric properties do not hold strictly, the new method can be generalized such that it could still be faster than the old method. Besides new numerical image simulation algorithms, variations in lithography systems are also modeled. A Variational LIthography Model (VLIM) as well as its calibration method are provided. The Variational Edge Placement Error (V-EPE) metrics, which is an improvement of the original Edge Placement Error (EPE) metrics, is introduced based on the model. A true process-variation aware OPC (PV-OPC) framework is proposed using the V-EPE metric. Due to the analytical nature of VLIM, our PV-OPC is only about 2-3× slower than the conventional OPC, but it explicitly considers the two main sources of process variations (exposure dose and focus variations) during OPC. The EPE metrics have been used in conventional OPC algorithms, but it requires many intensity simulations and takes the majority of the OPC runtime. By making the OPC algorithm intensity based (IB-OPC) rather than EPE based, we can reduce the number of intensity simulations and hence reduce the OPC runtime. An efficient intensity derivative computation method is also provided, which makes the new algorithm converge faster than the EPE based algorithm. Our experimental results show a runtime speedup of more than 10× with comparable result quality compared to the EPE based OPC. The above mentioned OPC algorithms are vector based. Other categories of OPC algorithms are pixel based. Vector based algorithms in general generate less complex masks than those of pixel based ones. But pixel based algorithms produce much better results than vector based ones in terms of contour fidelity. Observing that vector based algorithms preserve mask shape topologies, which leads to lower mask complexities, we combine the strengths of both categories—the topology invariant property and the pixel based mask representation. A topological invariant pixel based OPC (TIP-OPC) algorithm is proposed, with lithography friendly mask topological invariant operations and an efficient Fast Fourier Transform (FFT) based cost function sensitivity computation. The experimental results show that TIP-OPC can achieve much better post-OPC contours compared with vector based OPC while maintaining the mask shape topologies. / text

A l’heure actuelle, la lithographie optique 193 nm arrive à ces limites de capacité en termes de résolution des motifs dans la fenêtre du procédé souhaitée pour les nœuds avancés. Des lithographies de nouvelle génération (NGL) sont à l’étude, comme la lithographie EUV (EUV). La complexité de mise en production de ces nouvelles lithographie entraine que la lithographie 193 nm continue à être exploitée pour les nœuds 28 nm et au-delà. Afin de suivre la miniaturisation le rôle des techniques alternatives comme le RET (en anglais Resolution Enhancement Technique) tels que l’OPC (Optical Proximity Correction) est devenu primordial et essentiel. Néanmoins, la complexité croissante de design et de la variabilité du procédé lithographique font qu’il est nécessaire de faire des compromis. Dans ce contexte de complexité croissante du procédé de fabrication, l’objectif de la thèse est de mettre en place une méthode de boucles de correction des facteurs de variabilité. Cela signifie une diminution de la variabilité des motifs complexes pour assurer une résolution suffisante dans la fenêtre de procédé. Ces motifs complexes sont très importants, car c’est eux qui peuvent diminuer la profondeur du champ commune (uDoF). Afin d'accomplir cette tâche, nous avons proposé et validé un enchainement qui pourra être plus tard implémenté en production. L’enchainement en question consiste en une méthodologie de détection basée sur la simulation des motifs les plus critiques étant impactés par les effets issus de la topographie du masque et du profil de la résine. En outre cette méthodologie consiste en une diminution et la compensation de ces effets, une fois que ces motifs les plus critiques sont détectés. Le résultat de l’enchaînement complété sont encourageants : une méthode qui détecte et diminue les variabilités du processus lithographique pour des nœuds de technologie de 28nm a été validée. En plus elle pourrait être adaptée pour les nœuds au-delà de 28 nm. / The currently used 193 nm optical lithography reaches its limits from resolution point of view. Itis despite of the fact that various techniques have been developed to push this limit as much aspossible. Indeed new generation lithography exists such as the EUV, but are not yet reliable to beapplied in mass production. Thus in orders to maintain a robust lithographic process for theseshrunk nodes, 28 nm and beyond, the optical lithography needs to be further explored. It ispossible through alternatives techniques: e.g. the RETs (Resolution Enhancement Techniques),such as OPC (Optical Proximity Correction) and the double patterning. In addition to theresolution limits, advanced technology nodes are dealing with increasing complexity of design andsteadily increasing process variability requiring more and more compromises.In the light of this increasing complexity, this dissertation work is addressed to mitigate thelithographic process variability by the implementation of a correction (mitigation) flow exploredmainly through the capability of computational lithography. Within this frame, our main objectiveis to participate to the challenge of assuring a good imaging quality for the process windowlimiting patterns with an acceptable gain in uDoF (usable Depth of Focus).In order to accomplish this task, we proposed and validated a flow that might be laterimplemented in the production. The proposed flow consists on simulation based detectionmethodology of the most critical patterns that are impacted by effects coming from the masktopography and the resist profile. Furthermore it consists of the mitigation and the compensationof these effects, once the critical patterns are detected. The obtained results on the completedflow are encouraging: a validated method that detects the critical patterns and then mitigates thelithographic process variability been developed successfully.

Les progrès réalisés dans la microélectronique répondent à la problématique de la réduction des coûts de production et celle de la recherche de nouveaux marchés. Ces progrès sont possibles notamment grâce à ceux effectués en lithographie optique par projection, le procédé lithographique principalement utilisé par les industriels. La miniaturisation des circuits intégrés n’a donc été possible qu’en poussant les limites d’impression lithographique. Cependant en réduisant les largeurs des transistors et l’espace entre eux, on augmente la sensibilité du transfert à ce que l’on appelle les effets de proximité optique au fur et à mesure des générations les plus avancées de 45 et 32 nm de dimension de grille de transistor.L’utilisation des modèles OPC est devenue incontournable en lithographie optique, pour les nœuds technologiques avancés. Les techniques de correction des effets de proximité (OPC) permettent de garantir la fidélité des motifs sur plaquette, par des corrections sur le masque. La précision des corrections apportées au masque dépend de la qualité des modèles OPC mis en œuvre. La qualité de ces modèles est donc primordiale. Cette thèse s’inscrit dans une démarche d’analyse et d’évaluation des modèles résine OPC qui simulent le comportement de la résine après exposition. La modélisation de données et l’analyse statistique ont été utilisées pour étudier ces modèles résine de plus en plus empiriques. Outre la fiabilisation des données de calibrage des modèles, l’utilisation des plateformes de création de modèles dédiées en milieu industriel et la méthodologie de création et de validation des modèles OPC ont également été étudié. Cette thèse expose le résultat de l’analyse des modèles résine OPC et propose une nouvelles méthodologie de création, d’analyse et de validation de ces modèles. / The Progress made in microelectronics responds to the matter of production costs reduction and to the search of new markets. These progresses have been possible thanks those made in optical lithography, the printing process principally used in integrated circuit (IC) manufacturing.The miniaturization of integrated circuits has been possible only by pushing the limits of optical resolution. However this miniaturization increases the sensitivity of the transfer, leading to more proximity effects at progressively more advanced technology nodes (45 and 32 nm in transistor gate size). The correction of these optical proximity effects is indispensible in photolithographic processes for advanced technology nodes. Techniques of optical proximity correction (OPC) enable to increase the achievable resolution and the pattern transfer fidelity for advanced lithographic generations. Corrections are made on the mask based on OPC models which connect the image on the resin to the changes made on the mask. The reliability of these OPC models is essential for the improvement of the pattern transfer fidelity.This thesis analyses and evaluates the OPC resist models which simulates the behavior of the resist after the photolithographic process. Data modeling and statistical analysis have been used to study these increasingly empirical resist models. Besides the model calibration data reliability, we worked on the way of using the models calibration platforms generally used in IC manufacturing.This thesis exposed the results of the analysis of OPC resist models and proposes a new methodology for OPC resist models creation, analysis and validation.

La photolithographie optique assure en partie à la microélectronique la miniaturisation des circuits électroniques. Afin de faire face à la limite de résolution de l'équipement de photolithographie, les industriels ont mis au point des techniques d'amélioration de la résolution dont certaines sont basées sur l'utilisation de la modélisation numérique. Jusqu'au nœud technologique 45 nm, cette modélisation ne prenait pas en compte la présence de plusieurs empilements de matériaux sous la résine photosensible négligeant ainsi les phénomènes de réflexion, de diffraction et d'ondes stationnaires. Pour les nœuds 32 nm et suivants, ces phénomènes rendent difficile le contrôle de la forme et des dimensions des motifs résine notamment pour les niveaux dont l'exposition s'effectue sans couche antireflet. Cette thèse CIFRE entre le laboratoire Hubert Curien de Saint- Etienne et l'industriel STMicroelectronique de Crolles traite de la caractérisation, de la modélisation et de la simulation numérique des effets d'empilement sous la résine photosensible. Le premier chapitre regroupe un ensemble de pensées sur la microélectronique, son histoire et définit les notions essentielles de ce domaine et de la modélisation numérique. Les chapitres deux et trois donnent respectivement l'état de l'art de la photolithographie optique et des techniques de correction des effets de proximité optique. Le chapitre quatre présente l'étude expérimentale, de la conception des structures test à la caractérisation des effets d'empilement en passant par le protocole de création des groupes de données. La prise en compte de ces effets est l'objet du chapitre cinq avec l'état de l'art des techniques existantes suivi de la description de l'algorithme de construction de modèles développé dans cette thèse. Enfin l'application de la méthode des sources généralisées à la photolithographie optique est évaluée dans le chapitre six / In IC manufacturing, optical photolithography is one of key actors of electronic circuit miniaturization. To work around the photolithography resolution limit, manufacturers developed resolution improvement techniques, including some based on numerical modeling. For nodes larger than 45 nm, this modeling didn't take into account several stacks under the photoresist and that caused optical reflection, diffraction, and standing wave phenomena to be neglected. For 32 nm and smaller nodes, these phenomena make it di cult to control the shape and dimensions of resist patterns, especially for layers without an anti-reflecting coating during exposure. The CIFRE thesis from Hubert Curien Laboratories in Saint-Etienne and industrial STMicroelectronics from Crolles deals with wafer stack effect characterization, modeling, and numerical simulation. The first chapter gives my philosophy and history of IC manufacturing, and defines concepts in this field and concepts about numerical modeling. Chapter Two discusses state-of-the-art optical photolithography and Chapter Three discusses state-of-the-art optical proximity correction. Chapter Four emphasizes an experimental study from test pattern conception to wafer stack effect characterization, including data set building protocol. Chapter Five covers wafer stack effect management, first describing the current status of the industry followed by a description of the model building algorithm developed during this thesis. Finally, Chapter Six assesses the generalized source method applied to the photolithography process simulation