Pour répondre à des besoins toujours croissants en puissance de calcul, on a vu se multiplier depuis quelques années les études concernant les architectures parallèles. Malgré la variété des solutions proposées il existe encore une classe d'applications difficiles a exécuter en parallèle. Nous proposons dans cette thèse une architecture massivement parallèle basée sur un réseau régulier de cellules, qui ont la particularité d'être totalement asynchrones et de pouvoir communiquer entre elles grâce a un mécanisme d'acheminement de messages. Chaque cellule comprend une partie de traitement composée d'un petit microprocesseur 8 bits et sa mémoire (donnée plus programme), et une partie routage permettant d'acheminer les messages. Notre second objectif consistait a imaginer puis développer une methode de programmation adaptée a la fois a notre nouvelle architecture et a la classe d'algorithmes visée. La solution étudiée consiste a placer un graphe data flow obtenu a partir du langage lustre sur notre réseau cellulaire. Un premier prototype de ce compilateur a été réalisé, il a permis d'étudier l'importance de paramètres comme la répartition de la charge de calcul entre les cellules ou l'enchainement de l'exécution de plusieurs nœuds du graphe places sur la même cellule

Les travaux que nous présentons dans ce mémoire portent sur la conception, le test et la réalisation de capteurs d'images monolithiques CMOS rapides et "intelligents" : le principe, les performances, les limites et les perspectives sont le corps de ce mémoire. L'implémentation matérielle d'un système de vision programmable en est l'articulation centrale. Nous avons mis au point une plate-forme expérimentale pour l'instrumentation et l'évaluation des opérateurs rétiniens. Après un état de l'art sur l'imagerie rapide et sur les capteurs CMOS, la deuxième partie de ce mémoire est consacrée à l'étude et à la conception du pixel du capteur d'images. Nous avons conçu deux circuits HISIC.I et HISIC.II en technologie standard CMOS 0,35 μm (double-poly, quadruple-metal). Le premier a permis de déterminer un nouveau modèle de photo-détecteur, et le second de réaliser un prototype de caméra embarquée dédiée à l'imagerie rapide et aux traitements d'images linéaire. HISIC intègre des traitements programmables au niveau même du pixel. C'est une machine massivement parallèle de 4096 processeurs analogiques arithmétiques interconnectés selon une grille 64×64 en topologie 4-connexe. Enfin, la dernière partie du mémoire s'articule autour de la validation expérimentale du capteur, tous les résultats et procédures expérimentales y sont regroupés.

La motivation de ce travail est la réalisation de circuits permettant d'afficher rapidement des images sur un écran d'ordinateur. Voici dix ans, nous avons proposé un circuit LSI, prenant en charge la gestion d'une mémoire d'image et l'écriture rapide de segments de droite et de caractères, dans une optique de "terminal graphique". Nous avons ensuite cherché à augmenter les performances de cette architecture et à l'adapter à l'environnement "station de travail". Nous sommes aujourd'hui convaincu que la solution ne passe pas par des circuits spécialisés, mais par la définition d'opérateurs généraux de calcul très puissants. Pour expliquer cet itinéraire, nous décrivons une suite d'expérimentations réalisées, précédée par une histoire des architectures de visualisation.