Les circuits intégrés (CI) de puissance sont utilisés dans les systèmes embarqués automobiles en raison de leur capacité à réunir sur la même puce des dispositifs basse tension et haute tension (HV). Dans de tels systèmes, le bruit de couplage électrique induit par la commutation des étages de puissance est un problème majeur. Pendant la commutation, les tensions et les courants parasites produisent un décalage local de la tension de substrat allant jusqu'à une centaine de millivolt, perturbant ainsi le circuit basse tension. Ces signaux parasites entraînent des dysfonctionnements. Les solutions existantes reposent sur le layout et sont difficiles à optimiser par simulation électrique. L'absence d'une stratégie de modélisation interdit de fait une stratégie de conception s'appuyant sur la prédiction de ces perturbations. Nous présentons ici une méthode d'extraction et de simulation post-layout pour la modélisation des parasites de substrats. Nous avons développé un logiciel (CAO) pour l'extraction du substrat fondé sur la reconnaissance de forme. L'extraction utilise un algorithme de maillage pour la génération du modèle du substrat. Les courants de substrat peuvent être pris en compte lors de la simulation post-layout, autorisant l'analyse des dysfonctionnements éventuels induits par les couplages à travers le substrat. Ce travail a été validé par plusieurs cas d'études industriels, une configuration en miroir de courant, et un test automobile standard en technologie amsHV. Cette méthodologie est aussi appliquée à une technologie HV BCD de STMicroelectronics. Ainsi, en utilisant notre approche, il devient possible de simuler des bruits de substrat avant fabrication. / Smart Power Integrated Circuits (ICs) are intensively used in automotive embedded systems due to their unique capabilities to merge low power and high voltage (HV) devices on the same chip. In such systems, induced electrical coupling noise due to switching of the power stages is a big issue. During switching, parasitic voltages and currents, lead to a local shift of the substrate potential that can reach hundreds of millivolts, and can severely disturb low voltage circuits. Such parasitic signals are known to represent the major cause of failure and costly circuit redesign in power ICs. Most solutions are layout dependent and are thus difficult to optimize using available electrical simulator. The lack for a model strategy prohibits an efficient design strategy and fails at giving clear predictions of perturbations in HV ICs. Here, we present a post-layout extraction and simulation methodology for substrate parasitic modeling. We have developed a Computer-Aided-Design (CAD) tool for substrate extraction from layout patterns. The extraction employs a meshing algorithm for substrate model generation. The behavior of the substrate currents can be taken into account in post-layout simulation, and enables an exhaustive failure analysis due to substrate coupling. Several industrial test cases are considered to validate this work, the interferences of substrate currents in a current mirror configuration, and a standard automotive test in amsHV technology. This methodology is also applied to a HV BCD technology of STMicroelectronics. Eventually, by using the proposed CAD tool, it becomes possible to simulate the behaviors of substrate noises before fabrication.