This thesis presents the CMOS integer-N frequency synthesizer for 5 GHz WCDMA applications with 1.8V power supply. The frequency synthesizer is fabricated in a TSMC 0.18£gm CMOS 1P6M technology process. The frequency synthesizer consists of a phase-frequency detector, a charge pump, a low-pass loop filter, a voltage control oscillator, an auto-band selection, and a pulse-swallow divider. In pulse-swallow divider, this thesis use true single phase clock DFF proposed by Yuan and Svensson to work on high frequency region and to save the circuit area and power. This thesis also proposes an auto-band selection circuit to control the output frequency more precise and easier, and it can also reduce the frequency drift effect caused by technology process or temperature variation.

This thesis proposes a novel technique using a phase-lock loop (PLL) style phase control loop to achieve retrodirective phased array antenna steering. This novel approach introduces the concept of phase scaling and frequency translation. It releases the retrodirective transmit-receive frequency ratio from integer constraints and avoids steering approximation errors. The concept was developed to achieve automatic and precise beam steering for the solar power satellite (SPS). The testing was performed using a transceiver converting a pair of received 2.9 GHz signals down to 10 MHz, and up converting two 10 MHz signals to 5.8 GHz. Phase scaling and conjugation was performed at the 10 MHz IF using linear XOR phase detectors and a PLL loop to synthesize a 10 MHz signal with conjugate phase. A phase control loop design is presented using PLL design theory achieving a full 2π steering range. The concept of retrodirective beam steering is also presented in detail. Operational theory and techniques of the proposed method are presented. The prototype circuit is built and the fabrication details are presented. Measured performance is presented along with measurement techniques. Pilot phase detectors and PCL achieve good linearity as required. The achieved performance is benchmarked with standards derived from likely performance requirements of the SPS and beam steering of small versus large arrays are considered.

Ο κύριος στόχος της διατριβής είναι η σχεδίαση των κύριων κυκλωμάτων ενός τηλεπικοινωνιακού συστήματος υπέρ–ευρείας ζώνης (UWB). Συγκεκριμένα, σχεδιάζονται σε τεχνολογία CMOS 90nm και αναπτύσσονται τα πλέον κρίσιμα κυκλώματα του PLL του FM-UWB πομπού με βάση ένα σύστημα FM-UWB, το οποίο στηρίζεται στη διπλή διαμόρφωση FM ευρείας ζώνης (double wideband FM modulation). Αυτά είναι το VCO, η αντλία φορτίου, ο διαιρέτης συχνότητας, και η γεννήτρια τάσης αναφοράς. Επιπλέον σχεδιάζονται ο δέκτης ο οποίος περιλαμβάνει τον προενισχυτή και τον αποδιαμορφωτή FM, δύο αρμονικοί ταλαντωτές ελεγχόμενοι από τάση για το υποσύστημα του πομπού σε τεχνολογία RF CMOS 65nm και ένας ταλαντωτής ελεγχόμενος από τάση τύπου δακτυλίου. Συνεπώς, στα πλαίσια της διατριβής αυτής σχεδιάζεται ολόκληρο το σύστημα πομπού και το σύστημα δέκτη (front-end) ώστε να αναδειχθούν οι δυνατότητες ολοκλήρωσης και τα πλεονεκτήματα της υλοποίησης ενός συστήματος FM-UWB σε πρόσφατες τεχνολογίες όπως η CMOS των 90nm και 65nm σε αντιδιαστολή με διπολικές τεχνολογίες. Με βάση τις λεπτομερείς προδιαγραφές που εξήχθησαν για τα υποσυστήματα και κυκλώματα του πομποδέκτη επιλέχτηκε η αρχιτεκτονική και σχεδιάστηκαν τα επιμέρους κυκλώματα στη ζώνη συχνοτήτων 3.1-5GHz. Για τη σχεδίαση χρησιμοποιήθηκαν το εργαλείο σχεδίασης «Cadence 5.1.41» και ο εξομοιωτής «Spectre». Για τη φυσική σχεδίαση έγινε χρήση του εργαλείων «Virtuoso XL» και «Assura». Ο πομπός αποτελείται από ένα γραμμικό VCO μεγάλου εύρους ζώνης (2.1GHz-5GHz) του οποίου η κεντρική συχνότητα ρυθμίζεται από ένα βρόχο κλειδωμένης φάσης (PLL) όταν δεν γίνεται μετάδοση δεδομένων. Στην ουσία πρόκειται για ένα PLL ο βρόχος του οποίου διακόπτεται όταν πραγματοποιείται εκπομπή πληροφορίας μέσω της διπλής διαμόρφωσης FM ενώ παραμένει κλειστός κατά τη ρύθμιση της κεντρικής συχνότητας του VCO (calibration). Το πιο κρίσιμο κύκλωμα του πομπού είναι το FM-UWB VCO. Για την ολοκλήρωση όμως του πομπού απαιτείται η σχεδίαση των υπόλοιπων κυκλωμάτων του βρόχου όπως είναι η αντλία φορτίου, ο διαιρέτης συχνότητας του βρόχου και ο ανιχνευτής φάσης-συχνότητας. Η τροφοδοσία του πομπού FM-UWB επιλέχτηκε να είναι ίση με 1V προκειμένου να ενισχυθεί η ανταγωνιστικότητα του με άλλα παρόμοια σύγχρονα συστήματα της βιβλιογραφίας. Με αρχικό στόχο την πόλωση των αναλογικών κυκλωμάτων του πομπού FM-UWB (αντλία φορτίου, διαιρέτης συχνότητας του PLL) αναπτύχθηκε μια γεννήτρια συνεχούς τάσης σε τροφοδοσία κάτω του 1V. Ο δέκτης αποτελείται από ένα συντονιζόμενο προενισχυτή και έναν αποδιαμορφωτή συχνότητας FM που σχεδιάζονται στη κεντρική συχνότητα των 4GHz με εύρος ζώνης μεγαλύτερου από 500MHz. Ο προτεινόμενος ταλαντωτής ελεγχόμενος από τάση (VCO), χαρακτηρίζεται από μεγάλο εύρος ζώνης συχνοτήτων ταλάντωσης, χαμηλή κατανάλωση και είναι κατάλληλος για iii εφαρμογές FM-UWB. Ο ταλαντωτής αυτός αποτελεί το βασικό δομικό στοιχείο ενός FM-UWB πομπού. Σχεδιάστηκε στην τεχνολογία υλοποίησης TSMC 90-nm digital CMOS, σε τάση τροφοδοσίας 1V και χαρακτηρίζεται από γραμμικό εύρος ζώνης συχνοτήτων ταλάντωσης μεταξύ 2.1GHz και 5GHz, διαφορική ισχύ εξόδου ίση με -7.83dBm  0.78dB και χαμηλή κατανάλωση ισχύος 8.26mW, συμπεριλαμβανομένης και της κατανάλωσης ισχύος των απομονωτών τάσης εξόδου (output buffers), στη μέγιστη συχνότητα ταλάντωσης. Επιπροσθέτως, έχει βελτιστοποιηθεί ως προς το λόγο εύρους ζώνης συχνοτήτων ταλάντωσης προς την κατανάλωση ισχύος TR/PDC. Η πρώτη βελτιστοποίηση έδωσε τιμή 9.95dB και η τελική έδωσε 11.97dB. Η επιθυμητή ζώνη συχνοτήτων ταλάντωσης μεταξύ 3.1GHz και 5GHz για εφαρμογές FM-UWB υπερκαλύπτεται για ολόκληρο το εύρος θερμοκρασιών που συναντάται στη βιομηχανία (από -40 oC έως 125 oC). Το εύρος συχνοτήτων ταλάντωσης βελτιώθηκε στο 130.15% (από 81.69%) και το FOM αυξήθηκε σε 143.08 (από 137.03). Επιπλέον, στη διατριβή αυτή παρουσιάζεται η σχεδίαση προγραμματιζόμενων, αντλιών φορτίου μεγάλης ακριβείας σε τάση τροφοδοσίας 1V. Τρείς συνολικά τοπολογίες μελετώνται με βασικό στόχο το καλύτερο δυνατό ταίριασμα των ρευμάτων εξόδου καθώς και τη μείωση των απότομων παρυφών ρεύματος στην έξοδο για μεγάλο εύρος τάσης εξόδου ώστε να επιτυγχάνεται αποδοτική χρήση της διαθέσιμης τάσης τροφοδοσίας (ΔVout/Vdd). Οι αντλίες φορτίου Ι, ΙΙ και ΙΙΙ χαρακτηρίζονται από μη ταίριασμα DC ρευμάτων εξόδου ίσο με 1%, 1.846% και 8% αντίστοιχα. Επιτυγχάνεται μεγαλύτερη μείωση των απότομων παρυφών ρεύματος στην έξοδο της αντλίας φορτίου ΙΙΙ σε σχέση με τις αντλίες φορτίου Ι και ΙΙ και μεγαλύτερη ταχύτητα λειτουργίας εις βάρος όμως της κατανάλωσης ισχύος. Ένα ολοκληρωμένο κύκλωμα γεννήτριας τάσης αναφοράς (Voltage reference) σχεδιάζεται επίσης, ώστε να χρησιμοποιηθεί ως κύκλωμα πόλωσης χαμηλής τροφοδοσίας κάτω του 1V ολοκληρωμένων κυκλωμάτων γενικού σκοπού. Η συνολική απόλυτη μεταβολή της τάσης αναφοράς εξόδου ως προς την μεταβολή των παραμέτρων της τεχνολογίας υλοποίησης και τις μεταβολές της τάσης τροφοδοσίας σε ευρεία κλίμακα θερμοκρασίας από -360C και 1250C ισούται με +/-3.3%. Η συνολική κατανάλωση ισχύος ισούται με 208uW. Παρουσιάζεται ακόμη η σχεδίαση ενός υποσυστήματος (front-end) δέκτη FM-UWB χαμηλού ρυθμού μετάδοσης δεδομένων (LDR, Low Data Rate), 50Kbps και μικρής εμβέλειας (<10m) με εύρος ζώνης μεγαλύτερο από 500MHz στην κεντρική συχνότητα των 4GHz. Δίνεται αναλυτικά η σχεδίαση της προτεινόμενης τοπολογίας για τον δέκτη FM-UWB στην τεχνολογία RF CMOS 65 nm ώστε να ικανοποιούνται οι προδιαγραφές του συστήματος που εξήχθησαν κατόπιν ανάλυσης. Τα αποτελέσματα του τελικού σχεδιασμού αποδεικνύουν ότι η συγκεκριμένη τεχνολογία, όταν συνδυάζεται με προσεκτικές επιλογές στη σχεδίαση μπορεί να πετύχει επιδόσεις συγκρίσιμες με τεχνολογίες SiGe BiCMOS που έχουν ενδογενή πλεονεκτήματα λόγω των ειδικών χαρακτηριστικών τους. iv Ο δέκτης FM-UWB αποτελείται από έναν προενισχυτή και ένα αποδιαμορφωτή συχνότητας FM-UWB. Η τεχνολογία υλοποίησης επιλέχτηκε να είναι η CMOS IBM των 65nm. Το συνολικό ρεύμα που απαιτείται για τη λειτουργία του πυρήνα του δέκτη FM-UWB είναι 8.093mA σε τροφοδοσία 1.8V και η ευαισθησία του δέκτη ισούται με -75.78dBm για λόγο σήματος προς θόρυβο SNRsub ίσο με 13.539dB. Συνεπώς, ικανοποιούνται πλήρως οι προδιαγραφές οι οποίες τέθηκαν ύστερα από τη μελέτη του τηλεπικοινωνιακού συστήματος FM-UWB. Η ευαισθησία του δέκτη αποδεικνύεται ότι μπορεί να αυξηθεί σε -82.95dBm για SNRsub ίσο με 13.539dB εάν προστεθεί ένα ακόμα στάδιο ενίσχυσης στο στάδιο καθυστέρησης του αποδιαμορφωτή FM-UWB με επιβάρυνση επιπλέον 8.033mW. Σχεδιάζεται επιπροσθέτως ένας αρμονικός ταλαντωτής για τον πομπό στα 65 nm ώστε να αναδειχθούν τα πιθανά οφέλη που μπορούν να προκύψουν όταν θυσιάζεται εύρος ζώνης και επιφάνεια ολοκλήρωσης εις όφελος της κατανάλωσης και των επιδόσεων του θορύβου φάσης. Για το συντονισμό αυτού του αρμονικού ταλαντωτή γίνεται χρήση μιας «hyperabrupt varactor» ώστε να επιτευχθεί εύρος ζώνης συχνοτήτων ταλάντωσης με καλή γραμμικότητα σε σύγκριση με αρμονικούς ταλαντωτές με απλή «varactor». Η συνολική κατανάλωση του πομπού FM-UWB ισούται με 5.11mW (συμπεριλαμβανομένης και της κατανάλωσης ισχύος του ενισχυτή εξόδου), ενώ το συνολικό γραμμικό εύρος ζώνης συχνοτήτων και το FOM του προτεινόμενου LC VCO ισούνται με 808ΜΗz και -173.679dB αντίστοιχα. Η ισχύς εξόδου του πομπού είναι μεγαλύτερη από -12dBm στη συχνότητα 4.14GHz και μεταβάλλεται λιγότερο από 0.5dB σε ολόκληρο το εύρος συχνοτήτων ταλάντωσης. Η καλή λειτουργία του εξασφαλίζεται στο εύρος θερμοκρασίας μεταξύ -40 0C και 1200C με θόρυβο φάσης στα 4.14GHz καλύτερο από -100dBc/Hz σε απόκλιση συχνότητας από τον φορέα 1ΜΗz. Στη συνέχεια, η ιδέα της επαναχρησιμοποίησης ρεύματος εφαρμόζεται στον παραπάνω αρμονικό ταλαντωτή-FM-UWB πομπό στα 65nm ούτως ώστε ο απομονωτής εξόδου να τοποθετείται πάνω από τον πυρήνα του LC VCO. Αυτό οδήγησε στη μείωση της αρχικής κατανάλωσης ισχύος (έως και 73.63%) ενώ διατηρήθηκαν τα παραπάνω χαρακτηριστικά του. Τέλος, σχεδιάστηκε ένα VCO τύπου δακτυλίου σε τροφοδοσία 1.8V, στα 65 nm. Καλύπτει τη ζώνη συχνοτήτων από 3.1GHz έως 5GHz με θόρυβο φάσης καλύτερο από -83dBc/Hz σε απόκλιση συχνότητας από τον φορέα ίση με 1MHz, με εύρος ζώνης διαμόρφωσης ίσο με 1MHz, παρέχοντας στην έξοδο του ισχύ μεγαλύτερη από -12dBm ενώ καταναλώνει 3.63mW. / The main purpose of this thesis is the design of the critical circuits of an Ultra Wideband (UWB) communication system. More specifically, circuits were designed for an FM-UWB system which relies on a double constant envelope FM modulation scheme. The most critical circuits of the transmitter PLL are designed in a 90nm CMOS process. These are the VCO, the loop divider, the charge pump and the voltage reference. In addition, the FM-UWB receiver front-end is designed in a 65nm RF CMOS process which includes an LNA/Preamplifier and a FM-UWB demodulator. Two harmonic LC-VCOs are also designed and one ring current-starved VCO to function as FM-UWB modulators in the transmitter path. Consequently, in this thesis the full transceiver front-end is designed in order to demonstrate the potential of its integration and the advantages of the implementation of an FM-UWB system in recent CMOS technologies such as those of 90nm and 65nm in comparison with bipolar implementations. Based on system study, the front-end circuits’ specifications were derived, the appropriate front-end architecture was selected and the front-end circuits were designed in the band of 3.1-5GHz. For the circuit design the tools of Cadence 5.1.41 and the Spectre RF Simulator were used. For the circuits layout designs the tools of Virtuoso XL and Assura were used. The transmitter consists of a linear VCO with wide tuning range (2.1GHz-5GHz) of which the central frequency is calibrated by a Phase Locked Loop when data transmission is ceased. The loop remains open when data transmission has to take place and stays closed when the VCO central frequency has to be calibrated. The most important block of the transmitter is the FM-UWB VCO. For the completion of the FM-UWB transmitter the design of other blocks such as the charge pump, the loop divider, the phase frequency detector and the voltage reference generator design is important as well. The supply voltage of 1V was selected for the FM-UWB transmitter in order to become competitive against other recent published implementations. Targeting at the biasing of the loop divider and the charge pump at the low supply voltage of 1V, a Sub-1V voltage reference generator was designed. The receiver consists of a wideband LNA/Preamplifier and a wideband FM demodulator with a center frequency at 4GHz and a useful bandwidth higher than 500MHz. Targeting at the implementation of wide frequency range (3.1-5GHz), the main purpose was the design of a linear, inductorless, low power (less than 10mW), low area, low supply voltage controlled oscillator with a phase noise better than -70dBc/Hz at 1MHz offset and small output power variation over the entire tuning range. The proposed FM-UWB VCO was designed in a 90-nm standard digital CMOS process at a supply voltage of 1V and a relatively linear tuning range is achieved between the frequencies of 2.1GHz and 5GHz, a differential vi output power of -7.83dBm 0.78dB and a low power consumption of 8.26mW when the output buffers power consumption is included at the maximum frequency of oscillation. The proposed FM-UWB VCO was optimized for the ratio of tuning range over the power consumption TR/PDC. The first optimization yields TR/PDC equal to 9.95dB and the final optimization yields TR/PDC equal to 11.974dB. The desired oscillation frequency band between 3.1GHz and 5GHz for FM-UWB applications is fully covered for the entire industrial temperature range of -40 0C to 125 0C. The tuning range of the improved VCO equals 130.15% (from 81.69%) whereas the improved VCO FOM was increased to 143.08 (from 137.03). Afterwards, programmable charge pumps with high accuracy were designed operating at the supply voltage of 1V. These charge pumps can be used in the PLL of the FM-UWB transmitter or in PLLs used for different telecommunication applications. Three in total charge pumps were designed aiming at a very good DC mismatch between the output source and sink currents, the reduction of the output source and sink current glitches for the maximum possible output voltage range. Charge pumps I, II and III achieve DC mismatch of 1%, 1.846% and 8% respectively. Charge pump III achieve lower output current glitches and higher speed of operation when compared to charge pumps I and II at the expense of higher power consumption. Furthermore, an integrated sub-1V voltage reference generator is presented. It is designed in standard 90-nm CMOS technology. The output reference voltage achieves a total absolute variation of ±3.3% over all process and supply voltage variations. The total power consumption equals 208μW. The proposed low data rate (50Kbps), short range (<10m), FM-UWB receiver front-end is designed in 65nm RF CMOS technology at a supply voltage of 1.8V with a useful bandwidth higher than 500MHz at the center frequency of 4GHz and the current reuse technique is applied aiming at the reduction of the overall power consumption around 14mW. It consists of a wideband preamplifier and a wideband FM demodulator. Final results show that CMOS technology at 65nm when it is combined with careful circuit design and specific circuit topologies can achieve comparable performance to SiGe BiCMOS technologies which have inherent advantages due to their special characteristics. The total bias current of the FM-UWB receiver core is only 8.093mA at a supply voltage of 1.8V and the receiver sensitivity equals -75.78dBm at a signal to noise ratio, SNRsub equal to 13.539dB. The receiver sensitivity can be improved to -82.95dBm at a signal to noise ratio, SNRsub equal to 13.539dB when an additional amplification stage is included in the delay element of the FM-UWB demodulator at the price of extra 8.033mW. Moreover, the design of an FM-UWB LC VCO in the 65nm RF CMOS technology is proposed as the main block of an FM-UWB transmitter. A hyperabrupt varactor is used in the vii tank of the proposed LC VCO in order to achieve linear tuning range. The total power consumption of the proposed LC FM-UWB VCO is 5.11mW including the power consumption of the output buffers, the total linear frequency range and the figure of merit, FOM equal 808MHz and -173.679dB respectively. The suggested LC VCO output power level is higher -12dBm at the frequency of 4.14GHz and varies less than 0.5dB in the entire frequency range of operation. The operation of the suggested VCO is ensured for the entire industrial temperature range between -40 0C and 120 0C with a phase noise performance better than -100dBc/Hz at the frequency offset of 1MHz at 4.14GHz. The above described performance of the proposed FM-UWB LC VCO is improved in terms of power consumption by applying the current reuse technique for the LC VCO core and the output buffer. By stacking the LC VCO core with the output buffer the power consumption can be reduced by 73.63% in comparison with the previously described LC VCO whereas the other VCO characteristics remain the same apart from the output power level which is reduced. Furthermore, a linear, inductorless VCO is proposed. This VCO is designed in 65nm RF CMOS technology and is based on the current starved topology. The suggested VCO tuning is achieved by modulating the current of the VCO core linearly by a voltage to current converter. This VCO is suitable for the FM-UWB application since it covers the frequency range between 3.1GHz to 5GHz and it achieves a phase noise performance of better than -83dBc/Hz at 1MHz offset. The VCO buffer delivers to a 50 Ohm load output power of better than -12dBm. The total VCO power consumption equals 3.63mW (including the output buffer) at a supply voltage of 1.8V and the VCO maximum modulation bandwidth equals 1MHz. Finally, it should be noted that the design of LC harmonic VCOs based on the use of hyperabrupt varactor and the linear current starved VCO design which took place in the last period of this thesis shows our effort to improve the performance of our previous work in the area of VCO circuit design by taking into account the latest published achievements of the literature. In conclusion, in this thesis all of the main VCO topologies were studied and designed for the needs of an FM-UWB transmitter front-end.

Master’s thesis describes the design of multi-band microwave transmitters to study the propagation of electromagnetic waves in the atmosphere with the possibility of modulation of the transmitted signal. Based transmitters are synchronized phase lock loop, frequency multipliers, double balanced diode mixers.

This work is dealing with phase lock loop design. In the theoretical part is principal description. In the practical part is detailed mathematical description, choice of various blocks, design calculation and optimalization of final solution. Designed solution is simulated and final result are commented.

abstract: Modern Communication systems are progressively moving towards all-digital transmitters (ADTs) due to their high efficiency and potentially large frequency range. While significant work has been done on individual blocks within the ADT, there are few to no full systems designs at this point in time. The goal of this work is to provide a set of multiple novel block architectures which will allow for greater cohesion between the various ADT blocks. Furthermore, the design of these architectures are expected to focus on the practicalities of system design, such as regulatory compliance, which here to date has largely been neglected by the academic community. Amongst these techniques are a novel upconverted phase modulation, polyphase harmonic cancellation, and process voltage and temperature (PVT) invariant Delta Sigma phase interpolation. It will be shown in this work that the implementation of the aforementioned architectures allows ADTs to be designed with state of the art size, power, and accuracy levels, all while maintaining PVT insensitivity. Due to the significant performance enhancement over previously published works, this work presents the first feasible ADT architecture suitable for widespread commercial deployment. / Dissertation/Thesis / Doctoral Dissertation Electrical Engineering 2019

Linewidth is a measure of the frequency stability of any kind of oscillator, and it is a defining characteristic of coherent lasers. Narrow linewidth laser technology, particularly in the field of fiber-based infrared lasers, has progressed to the point where highly stable sources are commercially available with linewidths on the order of 1-100 kHz. In order to achieve a higher level of stability, the laser must be augmented by an external frequency stabilization system. This paper presents the design and operation of a frequency locking system for infrared fiber lasers. Using the Pound-Drever-Hall technique, the system significantly reduces the linewidth of an input laser with an un-stabilized linewidth of 2 kHz. It uses a high-finesse Fabry-Perot cavity, which is mechanically and thermally isolated, as a frequency reference to measure the time-varying frequency of the input laser. An electronic feedback loop works to correct the frequency error and maintain constant optical power. Testing has proven the Pound-Drever-Hall system to be highly stable and capable of operating continuously for several seconds at a time. / Master of Science

In this thesis, we propose a family of concurrency control protocols for high data contention database environments. The first one is called the Prudent-Precedence Concurrency Control (PPCC) protocol. It is prudently more aggressive in permitting more serializable schedules than two-phase locking and maintains a restricted precedence among conflicting transactions and commits the transactions according to the serialization order established in the executions. The second one is a family of hierarchical concurrency control protocols called the Hierarchical Precedence Concurrency Control (HPCC) protocols. It maintains cycle-free precedence hierarchies for conflicting transactions. Conflicting operations are allowed to proceed only if the hierarchical orderings of precedence is not violated. Transactions also commit based on the serialization order established during the executions. Detailed simulation models have been implemented for all these protocols and extensive experiments have been conducted to evaluate the performance of the proposed approaches. The results demonstrate that the proposed algorithms outperform the two-phase locking and optimistic concurrency control over a wide range of system workloads.

This project deals with design and realization of the spectrum analyser using double superheterodyne topology with frequency range up to 500MHz. This work solves hardware blocks like phase lock loops, intermediate frequency filters, saw filter, crystal filter, logarithmic detector. Content of work is also design description and tuning of spectrum analyzer parts.

Especially important in developing improved cochlear implants is to develop a deeper understanding of the processing of sound in the central auditory nervous system, for both acoustic and electrical stimulation of the auditory system. This thesis contributes to this objective through cochlear implant psychoacoustic research and modelling of auditory system sound processing. The primary hypothesis of the thesis was that the same underlying mechanisms are responsible for sound perception in both electric and acoustic hearing. Thus, if appropriate models are created for normal acoustic hearing, they should be able to predict psychoacoustic data from electric hearing when the model input is changed from acoustic to electrical stimulation. A second hypothesis was that electrode interaction could be measured by gap detection and that predictions of current spread in the cochlea could be obtained from gap detection data. Measured gap detection thresholds in three cochlear implant users were a function of the physical separation of electrode pairs used for the two stimuli that bound the gap, resulting in a U-shaped "tuning curve" for this across-channel condition. Models of gap detection in acoustic and electric hearing were created to explain these U-shaped curves. A technique was developed to obtain estimates of cochlear current spread from gap detection data. Predictions of electrode discrimination were obtained from the current spread estimates, and these were compared to data measured in cochlear implant users. The model for acoustic hearing could predict the U -shaped curves found in acoustic hearing, and when the input spike train statistics were adapted appropriately, the same model could also predict gap detection data for electric hearing. Predictions of current spread exhibited current peaks close to the electrodes and had length constants between 0.5 mm and 3 mm, similar to measured data quoted in literature. Predictions of electrode discrimination correlated well with measured data in one subject, but not in two others. The primary conclusion from the modelling results is that if the mechanisms of central auditory nervous system signal processing of acoustic stimulation are understood, these same mechanisms may be applied to understand the signal processing in auditory electrical stimulation and to predict psychoacoustic data for electrical stimulation. A second conclusion is that spatial mechanisms, as opposed to temporal mechanisms, may determine gap detection thresholds in the across-channel condition. This is important in cochlear electrical stimulation, where spike trains are strongly phase-locked to the stimulus and temporal mechanisms cannot predict gap detection thresholds. A third conclusion is that gap detection can be used to measure channel interaction and to predict current distributions in the cochlea, although there is still uncertainty about the accuracy of these predictions. However, the gap detection data and predictions for current distributions indicate that electrodes are not discriminable when they are closer than 1.5 mm. The implication of these last two conclusions taken together is that research should focus on obtaining better spatial resolution in cochlear implants. / Thesis (PhD)--University of Pretoria, 2001. / Electrical, Electronic and Computer Engineering / Unrestricted