Este trabalho foi realizado dentro da área de reconhecimento automático de voz (RAV). Atualmente, a maioria dos sistemas de RAV é baseada nos modelos ocultos de Markov (HMMs) [GOM 99] [GOM 99b], quer utilizando-os exclusivamente, quer utilizando-os em conjunto com outras técnicas e constituindo sistemas híbridos. A abordagem estatística dos HMMs tem mostrado ser uma das mais poderosas ferramentas disponíveis para a modelagem acústica e temporal do sinal de voz. A melhora da taxa de reconhecimento exige algoritmos mais complexos [RAV 96]. O aumento do tamanho do vocabulário ou do número de locutores exige um processamento computacional adicional. Certas aplicações, como a verificação de locutor ou o reconhecimento de diálogo podem exigir processamento em tempo real [DOD 85] [MAM 96]. Outras aplicações tais como brinquedos ou máquinas portáveis ainda podem agregar o requisito de portabilidade, e de baixo consumo, além de um sistema fisicamente compacto. Tais necessidades exigem uma solução em hardware. O presente trabalho propõe a implementação de um sistema de RAV utilizando hardware baseado em FPGAs (Field Programmable Gate Arrays) e otimizando os algoritmos que se utilizam no RAV. Foi feito um estudo dos sistemas de RAV e das técnicas que a maioria dos sistemas utiliza em cada etapa que os conforma. Deu-se especial ênfase aos Modelos Ocultos de Markov, seus algoritmos de cálculo de probabilidades, de treinamento e de decodificação de estados, e sua aplicação nos sistemas de RAV. Foi realizado um estudo comparativo dos sistemas em hardware, produzidos por outros centros de pesquisa, identificando algumas das suas características mais relevantes. Foi implementado um modelo de software, descrito neste trabalho, utilizado para validar os algoritmos de RAV e auxiliar na especificação em hardware. Um conjunto de funções digitais implementadas em FPGA, necessárias para o desenvolvimento de sistemas de RAV é descrito. Foram realizadas algumas modificações nos algoritmos de RAV para facilitar a implementação digital dos mesmos. A conexão, entre as funções digitais projetadas, para a implementação de um sistema de reconhecimento de palavras isoladas é aqui apresentado. A implementação em FPGA da etapa de pré-processamento, que inclui a pré-ênfase, janelamento e extração de características, e a implementação da etapa de reconhecimento são apresentadas finalmente neste trabalho.

Este trabalho foi realizado dentro da área de reconhecimento automático de voz (RAV). Atualmente, a maioria dos sistemas de RAV é baseada nos modelos ocultos de Markov (HMMs) [GOM 99] [GOM 99b], quer utilizando-os exclusivamente, quer utilizando-os em conjunto com outras técnicas e constituindo sistemas híbridos. A abordagem estatística dos HMMs tem mostrado ser uma das mais poderosas ferramentas disponíveis para a modelagem acústica e temporal do sinal de voz. A melhora da taxa de reconhecimento exige algoritmos mais complexos [RAV 96]. O aumento do tamanho do vocabulário ou do número de locutores exige um processamento computacional adicional. Certas aplicações, como a verificação de locutor ou o reconhecimento de diálogo podem exigir processamento em tempo real [DOD 85] [MAM 96]. Outras aplicações tais como brinquedos ou máquinas portáveis ainda podem agregar o requisito de portabilidade, e de baixo consumo, além de um sistema fisicamente compacto. Tais necessidades exigem uma solução em hardware. O presente trabalho propõe a implementação de um sistema de RAV utilizando hardware baseado em FPGAs (Field Programmable Gate Arrays) e otimizando os algoritmos que se utilizam no RAV. Foi feito um estudo dos sistemas de RAV e das técnicas que a maioria dos sistemas utiliza em cada etapa que os conforma. Deu-se especial ênfase aos Modelos Ocultos de Markov, seus algoritmos de cálculo de probabilidades, de treinamento e de decodificação de estados, e sua aplicação nos sistemas de RAV. Foi realizado um estudo comparativo dos sistemas em hardware, produzidos por outros centros de pesquisa, identificando algumas das suas características mais relevantes. Foi implementado um modelo de software, descrito neste trabalho, utilizado para validar os algoritmos de RAV e auxiliar na especificação em hardware. Um conjunto de funções digitais implementadas em FPGA, necessárias para o desenvolvimento de sistemas de RAV é descrito. Foram realizadas algumas modificações nos algoritmos de RAV para facilitar a implementação digital dos mesmos. A conexão, entre as funções digitais projetadas, para a implementação de um sistema de reconhecimento de palavras isoladas é aqui apresentado. A implementação em FPGA da etapa de pré-processamento, que inclui a pré-ênfase, janelamento e extração de características, e a implementação da etapa de reconhecimento são apresentadas finalmente neste trabalho.

Uma das características mais marcantes das gerações atuais é a necessidade por armazenar e acessar cada vez mais informação em dispositivos cada vez menores. O desenvolvimento de tais equipamentos é, por si só, uma área de conhecimento incrivelmente especializada e que possui desafios que flertam a todo o instante com os limites da física. Um deles são interações entre circuitos conhecidas como interferências eletromagnéticas EMI (do inglês ElectroMagnetic Interference) e seu comportamento é estudado e combatido através de uma área conhecida como Integridade de Sinais. Neste cenário, esta dissertação tem por objetivo trazer ao leitor uma introdução ao mundo da Integridade de Sinais, desenvolvendo didaticamente modelos utilizados em cálculos de robusteza à interferência eletromagnética. É objetivo, também, apresentar e avaliar os trabalhos acadêmicos mais atuais da área, agregando valor comercial aos mesmos por aplicá-los a um projeto comercial típico e comparar com resultados experimentais. Quando da introdução à aplicação comercial que seria utilizada nos testes, expansões ao modelo de interconexões simples que se fazem necessárias em ambientes de múltiplas linhas de transmissão são expostas. Finalmente, análises de integridade de sinal foram feitas em um par diferencial de interconexões. Sua resposta foi analisada em um espectro de freqüência que variou de aproximadamente 0GHz até 10GHZ. Para efeitos de comparação, juntamente com as medidas efetuadas em uma placa prototipada e as simulações obtidas com a aplicação do modelo alvo, também foram feitos testes utilizando o ADS, uma ferramenta largamente utilizada no estudo de integridade de sinal de projetos eletrônicos. Conforme dito na análise dos resultados, é possível concluir que o modelo sob avaliação apresenta um resultado de alta confiabilidade para freqüências relativamente baixas. Conforme as freqüências ultrapassaram 4GHz, entretanto, desvios, possivelmente produzidos por pequenas variações nos valores calculados para indutâncias e capacitâncias mútuas, afetam significativamente a qualidade e veracidade do cálculo. / One of the most striking characteristics of current generations is the need for store and access more and more information and always smaller devices. The development of such equipment is a highly specialized area of knowledge and its challenges flirt with physics limits all the time. One of those challenges regards the interactions between electronic circuits known as Electromagnetic Interference (EMI). Its behavior is studied and mitigations of it are researched by an area called Signal Integrity (SI). Given this scenario, the present dissertation aims to bring the reader to the world of Signal Integrity. It accomplishes that by means of didactically present models used on EMI hardness calculations. It is also a goal to present and evaluate one of the SI’s most recent academic researches, while adding commercial value to it. The models are applied on a typical commercial design and the results are compared with measurements. Finally, expansions to the target model are presented to make capable of handle multi interconnections environments. SI analyses were performed on a differential pair. Its response was analyzed in the frequency domain from near 0GHz up to 10GHz. The measurements performed on a prototyped board, the simulation of the model, and results obtained through ADS simulations were also performed. As it is presented in results section, it is possible to conclude that the model under evaluation presents high reliability results for low frequencies. However, as frequencies become higher than 4GHz, deviations, probably caused by small variations on mutual capacitance and inductance calculations, significantly affect the quality and correctness of results.

Os sistemas eletrônicos digitais estão sendo cada vez mais utilizados em aplicações de telecomunicações, processamento de voz, instrumentação, biomedicina e multimídia. A maioria dessas aplicações requer algum tipo de processamento de sinal, sendo que essa função normalmente é executada em grande parte por um bloco digital. Além disso, considerando-se os diversos tipos de circuitos existentes num sistema, tais como memórias RAM (Random Access Memory) e ROM (Read Only Memory), partes operativas e partes de controle complexas, é cada vez mais importante a preocupação com o teste desses sistemas complexos. O aumento da complexidade dos circuitos a serem testados exige também um aumento na complexidade dos circuitos testadores (teste externo), tornando estes últimos muito caros. Uma alternativa viável é integrar algumas ou todas as funções de teste no próprio chip a ser testado. Por outro lado, essa estratégia pode resultar em um custo proibitivo em termos de área em silício.É interessante observar, no entanto, que se os testes e a função de processamento de sinal não necessitarem ser executados em paralelo, então é possível utilizar uma única área reconfigurável para realizar essas funções de uma maneira sequencial. Logo, este trabalho propõe uma arquitetura reconfigurável otimizada para a implementação desses dois tipos de circuitos (processamento digital de sinais e teste). Com esta abordagem pretende-se ter ganhos de área em relação tanto a uma implementação dedicada (full-custom) quanto a uma implementação em dispositivos reconfiguráveis comerciais. Para validar essas idéias, a arquitetura proposta é descrita em uma linguagem de descrição de hardware, e são mapeados e simulados algoritmos de teste e de processamento de sinais nessa arquitetura. S˜ao feitas estimativas da área ocupada pelas três abordagens (dedicada, dispositivo reconfigurável comercial e nova arquitetura proposta), bem como uma análise comparativa entre as mesmas. Também são feitas estimativas de atraso e frequência máxima de operação. / Digital electronic systems have been increasingly used in a large spectrum of applications, such as communication, voice processing, instrumentation, biomedicine, and multimedia. Most of these applications require some kind of signal processing. Most of this task is usually performed by a digital block. Moreover, these complex systems are composed of different kinds of circuits, such as RAM (Random Access Memory) and ROM (Read Only Memory) memories, complex datapaths and control parts. This way, the test of such systems is ever more important. Likewise, the increasingly complexity of the circuits to be tested requires more complex testers (external test), making the latter more expensive. An approach to address this problem is to embbed the test functions onto the chip to be tested itself. Nevertheless, this approach may bring a prohibitive cost in terms of area on silicon. However, if the test and the signal processing functions are not required to run in parallel, then it is possible to use the same reconfigurable area to implement these functions one after another. Thus, this work proposes an optimized reconfigurable architecture to implement this kind of circuits (digital signal processing and test). This approach intends to decrease the occupied area in comparison to a dedicated and also to a comercial reconfigurable device implementation. To validate these ideas, the proposed architecture is described using a hardware description language and some test and digital signal processing applications are mapped and simulated on this architecture. In this work an estimative of the occupied area by the three approaches (dedicated, comercial reconfigurable device, and the new proposed architecture) as well as a comparison analysis between them are performed. Likewise, a delay estimate is performed and the maximum operation frequency is evaluated.

Este trabalho tem como objetivo o estudo da tecnologia VoIP (Voz sobre IP) e a sua aplicação em redes corporativas, enfocando o planejamento de capacidade da rede de dados para absorver serviços VoIP. Serão apresentados tópicos sobre a fundamentação teórica de VoIP (Voz sobre IP), os requisitos de arquitetura de rede e QoS (Qualidade de Serviço) exigidos pelo serviço. Mostra-se também como a metodologia para planejamento de capacidade usado em telefonia convencional pode ser adaptada aos serviços VoIP em uma rede corporativa. Foi aplicada a metodologia adaptada através de um estudo de caso em uma rede corporativa real. / This work has as objective the study of capacity planning in corporate networks for the implementation of VoIP (Voice over IP) services. We will presents topics about the theorical background of VoIP, the requirements of architecture of network and QoS (Quality of Service) demanded by the service. It will also reveal how the methodology used for planning capacity in conventional telephony, could be adjusted to the VoIP services in a corporate network. The adjusted methodology was applied in a real corporate network.

Este trabalho foi realizado dentro da área de reconhecimento automático de voz (RAV). Atualmente, a maioria dos sistemas de RAV é baseada nos modelos ocultos de Markov (HMMs) [GOM 99] [GOM 99b], quer utilizando-os exclusivamente, quer utilizando-os em conjunto com outras técnicas e constituindo sistemas híbridos. A abordagem estatística dos HMMs tem mostrado ser uma das mais poderosas ferramentas disponíveis para a modelagem acústica e temporal do sinal de voz. A melhora da taxa de reconhecimento exige algoritmos mais complexos [RAV 96]. O aumento do tamanho do vocabulário ou do número de locutores exige um processamento computacional adicional. Certas aplicações, como a verificação de locutor ou o reconhecimento de diálogo podem exigir processamento em tempo real [DOD 85] [MAM 96]. Outras aplicações tais como brinquedos ou máquinas portáveis ainda podem agregar o requisito de portabilidade, e de baixo consumo, além de um sistema fisicamente compacto. Tais necessidades exigem uma solução em hardware. O presente trabalho propõe a implementação de um sistema de RAV utilizando hardware baseado em FPGAs (Field Programmable Gate Arrays) e otimizando os algoritmos que se utilizam no RAV. Foi feito um estudo dos sistemas de RAV e das técnicas que a maioria dos sistemas utiliza em cada etapa que os conforma. Deu-se especial ênfase aos Modelos Ocultos de Markov, seus algoritmos de cálculo de probabilidades, de treinamento e de decodificação de estados, e sua aplicação nos sistemas de RAV. Foi realizado um estudo comparativo dos sistemas em hardware, produzidos por outros centros de pesquisa, identificando algumas das suas características mais relevantes. Foi implementado um modelo de software, descrito neste trabalho, utilizado para validar os algoritmos de RAV e auxiliar na especificação em hardware. Um conjunto de funções digitais implementadas em FPGA, necessárias para o desenvolvimento de sistemas de RAV é descrito. Foram realizadas algumas modificações nos algoritmos de RAV para facilitar a implementação digital dos mesmos. A conexão, entre as funções digitais projetadas, para a implementação de um sistema de reconhecimento de palavras isoladas é aqui apresentado. A implementação em FPGA da etapa de pré-processamento, que inclui a pré-ênfase, janelamento e extração de características, e a implementação da etapa de reconhecimento são apresentadas finalmente neste trabalho.

Os sistemas eletrônicos digitais estão sendo cada vez mais utilizados em aplicações de telecomunicações, processamento de voz, instrumentação, biomedicina e multimídia. A maioria dessas aplicações requer algum tipo de processamento de sinal, sendo que essa função normalmente é executada em grande parte por um bloco digital. Além disso, considerando-se os diversos tipos de circuitos existentes num sistema, tais como memórias RAM (Random Access Memory) e ROM (Read Only Memory), partes operativas e partes de controle complexas, é cada vez mais importante a preocupação com o teste desses sistemas complexos. O aumento da complexidade dos circuitos a serem testados exige também um aumento na complexidade dos circuitos testadores (teste externo), tornando estes últimos muito caros. Uma alternativa viável é integrar algumas ou todas as funções de teste no próprio chip a ser testado. Por outro lado, essa estratégia pode resultar em um custo proibitivo em termos de área em silício.É interessante observar, no entanto, que se os testes e a função de processamento de sinal não necessitarem ser executados em paralelo, então é possível utilizar uma única área reconfigurável para realizar essas funções de uma maneira sequencial. Logo, este trabalho propõe uma arquitetura reconfigurável otimizada para a implementação desses dois tipos de circuitos (processamento digital de sinais e teste). Com esta abordagem pretende-se ter ganhos de área em relação tanto a uma implementação dedicada (full-custom) quanto a uma implementação em dispositivos reconfiguráveis comerciais. Para validar essas idéias, a arquitetura proposta é descrita em uma linguagem de descrição de hardware, e são mapeados e simulados algoritmos de teste e de processamento de sinais nessa arquitetura. S˜ao feitas estimativas da área ocupada pelas três abordagens (dedicada, dispositivo reconfigurável comercial e nova arquitetura proposta), bem como uma análise comparativa entre as mesmas. Também são feitas estimativas de atraso e frequência máxima de operação. / Digital electronic systems have been increasingly used in a large spectrum of applications, such as communication, voice processing, instrumentation, biomedicine, and multimedia. Most of these applications require some kind of signal processing. Most of this task is usually performed by a digital block. Moreover, these complex systems are composed of different kinds of circuits, such as RAM (Random Access Memory) and ROM (Read Only Memory) memories, complex datapaths and control parts. This way, the test of such systems is ever more important. Likewise, the increasingly complexity of the circuits to be tested requires more complex testers (external test), making the latter more expensive. An approach to address this problem is to embbed the test functions onto the chip to be tested itself. Nevertheless, this approach may bring a prohibitive cost in terms of area on silicon. However, if the test and the signal processing functions are not required to run in parallel, then it is possible to use the same reconfigurable area to implement these functions one after another. Thus, this work proposes an optimized reconfigurable architecture to implement this kind of circuits (digital signal processing and test). This approach intends to decrease the occupied area in comparison to a dedicated and also to a comercial reconfigurable device implementation. To validate these ideas, the proposed architecture is described using a hardware description language and some test and digital signal processing applications are mapped and simulated on this architecture. In this work an estimative of the occupied area by the three approaches (dedicated, comercial reconfigurable device, and the new proposed architecture) as well as a comparison analysis between them are performed. Likewise, a delay estimate is performed and the maximum operation frequency is evaluated.

Este trabalho tem como objetivo o estudo da tecnologia VoIP (Voz sobre IP) e a sua aplicação em redes corporativas, enfocando o planejamento de capacidade da rede de dados para absorver serviços VoIP. Serão apresentados tópicos sobre a fundamentação teórica de VoIP (Voz sobre IP), os requisitos de arquitetura de rede e QoS (Qualidade de Serviço) exigidos pelo serviço. Mostra-se também como a metodologia para planejamento de capacidade usado em telefonia convencional pode ser adaptada aos serviços VoIP em uma rede corporativa. Foi aplicada a metodologia adaptada através de um estudo de caso em uma rede corporativa real. / This work has as objective the study of capacity planning in corporate networks for the implementation of VoIP (Voice over IP) services. We will presents topics about the theorical background of VoIP, the requirements of architecture of network and QoS (Quality of Service) demanded by the service. It will also reveal how the methodology used for planning capacity in conventional telephony, could be adjusted to the VoIP services in a corporate network. The adjusted methodology was applied in a real corporate network.

Uma das características mais marcantes das gerações atuais é a necessidade por armazenar e acessar cada vez mais informação em dispositivos cada vez menores. O desenvolvimento de tais equipamentos é, por si só, uma área de conhecimento incrivelmente especializada e que possui desafios que flertam a todo o instante com os limites da física. Um deles são interações entre circuitos conhecidas como interferências eletromagnéticas EMI (do inglês ElectroMagnetic Interference) e seu comportamento é estudado e combatido através de uma área conhecida como Integridade de Sinais. Neste cenário, esta dissertação tem por objetivo trazer ao leitor uma introdução ao mundo da Integridade de Sinais, desenvolvendo didaticamente modelos utilizados em cálculos de robusteza à interferência eletromagnética. É objetivo, também, apresentar e avaliar os trabalhos acadêmicos mais atuais da área, agregando valor comercial aos mesmos por aplicá-los a um projeto comercial típico e comparar com resultados experimentais. Quando da introdução à aplicação comercial que seria utilizada nos testes, expansões ao modelo de interconexões simples que se fazem necessárias em ambientes de múltiplas linhas de transmissão são expostas. Finalmente, análises de integridade de sinal foram feitas em um par diferencial de interconexões. Sua resposta foi analisada em um espectro de freqüência que variou de aproximadamente 0GHz até 10GHZ. Para efeitos de comparação, juntamente com as medidas efetuadas em uma placa prototipada e as simulações obtidas com a aplicação do modelo alvo, também foram feitos testes utilizando o ADS, uma ferramenta largamente utilizada no estudo de integridade de sinal de projetos eletrônicos. Conforme dito na análise dos resultados, é possível concluir que o modelo sob avaliação apresenta um resultado de alta confiabilidade para freqüências relativamente baixas. Conforme as freqüências ultrapassaram 4GHz, entretanto, desvios, possivelmente produzidos por pequenas variações nos valores calculados para indutâncias e capacitâncias mútuas, afetam significativamente a qualidade e veracidade do cálculo. / One of the most striking characteristics of current generations is the need for store and access more and more information and always smaller devices. The development of such equipment is a highly specialized area of knowledge and its challenges flirt with physics limits all the time. One of those challenges regards the interactions between electronic circuits known as Electromagnetic Interference (EMI). Its behavior is studied and mitigations of it are researched by an area called Signal Integrity (SI). Given this scenario, the present dissertation aims to bring the reader to the world of Signal Integrity. It accomplishes that by means of didactically present models used on EMI hardness calculations. It is also a goal to present and evaluate one of the SI’s most recent academic researches, while adding commercial value to it. The models are applied on a typical commercial design and the results are compared with measurements. Finally, expansions to the target model are presented to make capable of handle multi interconnections environments. SI analyses were performed on a differential pair. Its response was analyzed in the frequency domain from near 0GHz up to 10GHz. The measurements performed on a prototyped board, the simulation of the model, and results obtained through ADS simulations were also performed. As it is presented in results section, it is possible to conclude that the model under evaluation presents high reliability results for low frequencies. However, as frequencies become higher than 4GHz, deviations, probably caused by small variations on mutual capacitance and inductance calculations, significantly affect the quality and correctness of results.

Uma das características mais marcantes das gerações atuais é a necessidade por armazenar e acessar cada vez mais informação em dispositivos cada vez menores. O desenvolvimento de tais equipamentos é, por si só, uma área de conhecimento incrivelmente especializada e que possui desafios que flertam a todo o instante com os limites da física. Um deles são interações entre circuitos conhecidas como interferências eletromagnéticas EMI (do inglês ElectroMagnetic Interference) e seu comportamento é estudado e combatido através de uma área conhecida como Integridade de Sinais. Neste cenário, esta dissertação tem por objetivo trazer ao leitor uma introdução ao mundo da Integridade de Sinais, desenvolvendo didaticamente modelos utilizados em cálculos de robusteza à interferência eletromagnética. É objetivo, também, apresentar e avaliar os trabalhos acadêmicos mais atuais da área, agregando valor comercial aos mesmos por aplicá-los a um projeto comercial típico e comparar com resultados experimentais. Quando da introdução à aplicação comercial que seria utilizada nos testes, expansões ao modelo de interconexões simples que se fazem necessárias em ambientes de múltiplas linhas de transmissão são expostas. Finalmente, análises de integridade de sinal foram feitas em um par diferencial de interconexões. Sua resposta foi analisada em um espectro de freqüência que variou de aproximadamente 0GHz até 10GHZ. Para efeitos de comparação, juntamente com as medidas efetuadas em uma placa prototipada e as simulações obtidas com a aplicação do modelo alvo, também foram feitos testes utilizando o ADS, uma ferramenta largamente utilizada no estudo de integridade de sinal de projetos eletrônicos. Conforme dito na análise dos resultados, é possível concluir que o modelo sob avaliação apresenta um resultado de alta confiabilidade para freqüências relativamente baixas. Conforme as freqüências ultrapassaram 4GHz, entretanto, desvios, possivelmente produzidos por pequenas variações nos valores calculados para indutâncias e capacitâncias mútuas, afetam significativamente a qualidade e veracidade do cálculo. / One of the most striking characteristics of current generations is the need for store and access more and more information and always smaller devices. The development of such equipment is a highly specialized area of knowledge and its challenges flirt with physics limits all the time. One of those challenges regards the interactions between electronic circuits known as Electromagnetic Interference (EMI). Its behavior is studied and mitigations of it are researched by an area called Signal Integrity (SI). Given this scenario, the present dissertation aims to bring the reader to the world of Signal Integrity. It accomplishes that by means of didactically present models used on EMI hardness calculations. It is also a goal to present and evaluate one of the SI’s most recent academic researches, while adding commercial value to it. The models are applied on a typical commercial design and the results are compared with measurements. Finally, expansions to the target model are presented to make capable of handle multi interconnections environments. SI analyses were performed on a differential pair. Its response was analyzed in the frequency domain from near 0GHz up to 10GHz. The measurements performed on a prototyped board, the simulation of the model, and results obtained through ADS simulations were also performed. As it is presented in results section, it is possible to conclude that the model under evaluation presents high reliability results for low frequencies. However, as frequencies become higher than 4GHz, deviations, probably caused by small variations on mutual capacitance and inductance calculations, significantly affect the quality and correctness of results.