Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2010 / Made available in DSpace on 2013-07-16T03:57:17Z (GMT). No. of bitstreams: 1 276959.pdf: 1939524 bytes, checksum: a36cdff9e808721ecf841e148dde7c23 (MD5) / Memórias do tipo scratchpad (SPMs) são alternativas promissoras para sistemas embarcados energeticamente eficientes. Muitas das técnicas de otimização para o mapeamento de dados e código para SPMs assumem a disponibilidade do código-fonte da aplicação. Porém, o desenvolvimento de software embarcado deve lidar com código legado, bibliotecas de ter- ceiros e blocos de propriedade intelectual (IPs) para os quais podem estar disponíveis somente os arquivos-binários. As poucas técnicas que reali- zam otimizações diretamente em arquivos binários operam em arquivos executáveis e limitam-se a tratar somente código ou somente dados. Este trabalho propõe uma nova técnica que pode alocar tanto código quanto dados para a SPM. Operando diretamente em binários, a técnica permite que elementos encapsulados em bibliotecas façam parte do ma- peamento para SPMs. A técnica consiste de três principais mecanismos: o profiler, o mapeador e o patcher. O patcher foi projetado para operar utilizando arquivos-objeto relocáveis, contornando assim a limitação de se gerenciar relocações para SPM em arquivos-objeto executáveis. A maior eficiência ao se tratar arquivos binários relocáveis resultou em tempos de execução inferiores em pelo menos uma ordem de magnitude se compara- dos às técnicas relacionadas. O tempo médio de patching foi de 0,7s em uma estação de trabalho com quatro núcleos de processamento. Comparando-se com o mapeamento de somente código, a proposta de também alocar dados em SPM resultou em economia extra de energia de 21%, em média, para um variado conjunto de programas do benchmark MiBench e diversas configurações de memória. Apesar de uma média re- lativamente baixa, instâncias de caso de uso reais com maior conteúdo de dados estáticos puderam ser encontradas, para as quais economias extra de energia de 67% e 91% foram observadas, quando dados também são passíveis de serem mapeados para SPM. Foi também observado que, para todos os casos de uso reais usados nos experimentos, os parâmetros de caracterização para mapeamento em SPM são bastante descorrelatados, o que significa - à luz de trabalhos anteriores - que o mapeamento exato obtido pelo assim-chamado algoritmo MINKNAP provavelmente manterá sua alta eficiência, mesmo diante do crescimento do número de elementos de programas resultante da crescente complexidade do software embarcado. Ao se combinar a inclusão de dados e bibliotecas na alocação em SPM com a eficiência do mapeamento e a eficiência do patching, a técnica proposta torna-se um enfoque promissor para a otimização energeticamente consciente de código embarcado pré-compilado.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia e Gestão do Conhecimento / Made available in DSpace on 2012-10-26T02:28:29Z (GMT). No. of bitstreams: 1 300932.pdf: 538918 bytes, checksum: dc2416abc9ddbf0198e453a7779876d5 (MD5) / As universidades, como organizações geradoras de conhecimento, utilizam sistemas de memória organizacional para coletar, acessar e manter seu conhecimento. A memória organizacional (MO) é de grande importância para preservar o conhecimento nas organizações. Apesar disso, há poucas investigações empíricas a respeito desse tema. Este trabalho teve como objetivo desenvolver um estudo sobre as percepções da efetividade dos sistemas de memória organizacional (SMO), baseados em computador, utilizados pelos professores de uma universidade para suas atividades acadêmicas, e pretende, assim, colaborar com o desenvolvimento empírico deste tema. A MO é o meio pelo qual o conhecimento do passado é usado nas atividades atuais. A MO pertence a toda organização, não só a um indivíduo. Os SMO são conjuntos de dispositivos de retenção de conhecimento, tais como pessoas e documentos, que coletam, armazenam e fornecem acesso à experiência organizacional. Os SMO, por definição, permitem o acesso aos conhecimentos experienciais dos indivíduos, de natureza sobretudo tácita, ao conjunto de membros de uma determinada organização. Dentre esses sistemas, os SMO baseados em computador são um tipo de MO com suporte tecnológico, os quais ajudam a explicitação do conhecimento. Os SMO podem ser caracterizados pelo seu conteúdo, ou seja, o tipo de conhecimento que são capazes de manter; estrutura, a forma como o conhecimento é organizado; os processos operativos, que são: a coleta, que se refere à filtragem de conteúdo incluído na memória organizacional; a manutenção, no sentido de que os sistemas de memória tendem a mudar à medida que são formalmente mantidos ou atualizados; e o acesso que pode ser feito através de pessoas ou das tecnologias baseadas em computador. Todas essas características permitem avaliar a efetividade dos SMO. Para esta pesquisa, foi feita uma revisão da literatura com o objetivo de obter um referencial teórico da MO, dos SMO e, especialmente, das características dos SMO que possam ser consideradas para avaliar a sua efetividade. Para conhecer a percepção da efetividade dos SMO baseados em computador, utilizados pelos professores da Escola de Ciências da Computação nas atividades acadêmicas dentro da Universidad Técnica Particular de Loja (UTPL), no Equador, foram realizadas entrevistas semiestruturadas, elaboradas a partir do framework de Olivera (2000a). Verificou-se que os repositórios de vídeos (Youtube), documentos (Slideshare), áudios, publicações, recursos educativos, OCW, Wiki, Blog são SMO baseados em computador utilizados pelos professores para apoio às suas atividades acadêmicas. Foi confirmado que os aspectos que os professores consideram para avaliar a efetividade dos SMO são semelhantes às características apresentadas no framework de Olivera (2000a). Outro aspecto de interesse é o suporte dos conteúdos para o processo de ensino-aprendizagem. Para os professores, o formato do conteúdo também é uma característica que pode afetar a efetividade dos SMO. Enfim, a falta de difusão, na organização, de um sistema e seu conteúdo prejudica a efetividade, especialmente porque pode gerar pobre usabilidade e falta de conteúdo. / Universities as knowledge-generating organizations use organizational memory systems for collecting, accessing and maintain their knowledge. Organizational memory (OM) is of great importance to preserve the knowledge in organizations. In spite of this, there is little empirical research. The aim of this work is to develop a study of perception of the effectiveness of organizational memory systems (OMS) based on computer, used by teachers in a university in their academic activities, and therefore, to help with the empirical development of this topic. The OM is the medium by which the knowledge of the past is used in the current activities. The MO belongs to the whole organization, not only to an individual. The SMO is a set of knowledge retention devices such as people and documents, which collect, store and provide access to organizational experience. Within these systems, the computer-based SMO are a type of MO with technological support which help to make knowledge explicit. SMO can be characterized by content, it means, the type of knowledge that they are able to maintain; the structure, the way in which knowledge is organized; the operating processes: collection, which is the filtering of content that will be included in the organizational memory; maintenance, memory systems tend to vary as they are formally maintained or updated; access, can be done through people or computer-based technology. All these features allow evaluating the effectiveness of the SMO. In order to have a theoretical reference on MO, literature was reviewed, the SMO and especially the characteristics of the SMO that might be considered to evaluate effectiveness. To know about the perception of effectiveness of computer-based SMO used in academic activities by professors in Computer Science Program in the Universidad Técnica Particular de Loja (UTPL) in Ecuador, semi-structured interviews were applied, using as reference, the framework developed by Olivera (2000a.). It was found that repositories of video (Youtube), documents (Slideshare), audios, publications, educational resources, OCW, Wiki, Blogs, are computerbased SMO used by the teachers as support of their academic activities. It was confirmed that the aspects that teachers consider to evaluate the effectiveness of SMO, are the characteristics presented in Olivera#s (2000a) framework. Other aspects of interest are the support that contents present for the teaching-learning process. The format of the content is also a characteristic that can affect the effectiveness. The spread of the system and its contents inside the organization, affects its effectiveness, especially due to lack of content and the poor usability given to it.

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia de Automação e Sistemas, Florianópolis, 2014 / Made available in DSpace on 2015-02-05T21:15:28Z (GMT). No. of bitstreams: 1 328605.pdf: 3709437 bytes, checksum: 81e0fb95e092d5a351413aae5a972ac2 (MD5) Previous issue date: 2014 / Plataformas multiprocessadas atuais possuem diversos níveis da memória cache entre o processador e a memória principal para esconder a latência da hierarquia de memória. O principal objetivo da hierarquia de memória é melhorar o tempo médio de execução, ao custo da previsibilidade. O uso não controlado da hierarquia da cache pelas tarefas de tempo real impacta a estimativa dos seus piores tempos de execução, especialmente quando as tarefas de tempo real acessam os níveis da cache compartilhados. Tal acesso causa uma disputa pelas linhas da cache compartilhadas e aumenta o tempo de execução das aplicações. Além disso, essa disputa na cache compartilhada pode causar a perda de prazos, o que é intolerável em sistemas de tempo real críticos. O particionamento da memória cache compartilhada é uma técnica bastante utilizada em sistemas de tempo real multiprocessados para isolar as tarefas e melhorar a previsibilidade do sistema. Atualmente, os estudos que avaliam o particionamento da memória cache em multiprocessadores carecem de dois pontos fundamentais. Primeiro, o mecanismo de particionamento da cache é tipicamente implementado em um ambiente simulado ou em um sistema operacional de propósito geral. Consequentemente, o impacto das atividades realizados pelo núcleo do sistema operacional, tais como o tratamento de interrupções e troca de contexto, no particionamento das tarefas tende a ser negligenciado. Segundo, a avaliação é restrita a um escalonador global ou particionado, e assim não comparando o desempenho do particionamento da cache em diferentes estratégias de escalonamento. Ademais, trabalhos recentes confirmaram que aspectos da implementação do SO, tal como a estrutura de dados usada no escalonamento e os mecanismos de tratamento de interrupções, impactam a escalonabilidade das tarefas de tempo real tanto quanto os aspectos teóricos. Entretanto, tais estudos também usaram sistemas operacionais de propósito geral com extensões de tempo real, que afetamos sobre custos de tempo de execução observados e a escalonabilidade das tarefas de tempo real. Adicionalmente, os algoritmos de escalonamento tempo real para multiprocessadores atuais não consideram cenários onde tarefas de tempo real acessam as mesmas linhas da cache, o que dificulta a estimativa do pior tempo de execução. Esta pesquisa aborda os problemas supracitados com as estratégias de particionamento da cache e com os algoritmos de escalonamento tempo real multiprocessados da seguinte forma. Primeiro, uma infraestrutura de tempo real para multiprocessadores é projetada e implementada em um sistema operacional embarcado. A infraestrutura consiste em diversos algoritmos de escalonamento tempo real, tais como o EDF global e particionado, e um mecanismo de particionamento da cache usando a técnica de coloração de páginas. Segundo, é apresentada uma comparação em termos da taxa de escalonabilidade considerando o sobre custo de tempo de execução da infraestrutura criada e de um sistema operacional de propósito geral com extensões de tempo real. Em alguns casos, o EDF global considerando o sobre custo do sistema operacional embarcado possui uma melhor taxa de escalonabilidade do que o EDF particionado com o sobre custo do sistema operacional de propósito geral, mostrando claramente como diferentes sistemas operacionais influenciam os escalonadores de tempo real críticos em multiprocessadores. Terceiro, é realizada uma avaliação do impacto do particionamento da memória cache em diversos escalonadores de tempo real multiprocessados. Os resultados desta avaliação indicam que um sistema operacional "leve" não compromete as garantias de tempo real e que o particionamento da cache tem diferentes comportamentos dependendo do escalonador e do tamanho do conjunto de trabalho das tarefas. Quarto, é proposto um algoritmo de particionamento de tarefas que atribui as tarefas que compartilham partições ao mesmo processador. Os resultados mostram que essa técnica de particionamento de tarefas reduz a disputa pelas linhas da cache compartilhadas e provê garantias de tempo real para sistemas críticos. Finalmente, é proposto um escalonador de tempo real de duas fases para multiprocessadores. O escalonador usa informações coletadas durante o tempo de execução das tarefas através dos contadores de desempenho em hardware. Com base nos valores dos contadores, o escalonador detecta quando tarefas de melhor esforço o interferem com tarefas de tempo real na cache. Assim é possível impedir que tarefas de melhor esforço acessem as mesmas linhas da cache que tarefas de tempo real. O resultado desta estratégia de escalonamento é o atendimento dos prazos críticos e não críticos das tarefas de tempo real.<br> / Abstracts: Modern multicore platforms feature multiple levels of cache memory placed between the processor and main memory to hide the latency of ordinary memory systems. The primary goal of this cache hierarchy is to improve average execution time (at the cost of predictability). The uncontrolled use of the cache hierarchy by realtime tasks may impact the estimation of their worst-case execution times (WCET), specially when real-time tasks access a shared cache level, causing a contention for shared cache lines and increasing the application execution time. This contention in the shared cache may leadto deadline losses, which is intolerable particularly for hard real-time (HRT) systems. Shared cache partitioning is a well-known technique used in multicore real-time systems to isolate task workloads and to improve system predictability. Presently, the state-of-the-art studies that evaluate shared cache partitioning on multicore processors lack two key issues. First, the cache partitioning mechanism is typically implemented either in a simulated environment or in a general-purpose OS (GPOS), and so the impact of kernel activities, such as interrupt handlers and context switching, on the task partitions tend to be overlooked. Second, the evaluation is typically restricted to either a global or partitioned scheduler, thereby by falling to compare the performance of cache partitioning when tasks are scheduled by different schedulers. Furthermore, recent works have confirmed that OS implementation aspects, such as the choice of scheduling data structures and interrupt handling mechanisms, impact real-time schedulability as much as scheduling theoretic aspects. However, these studies also used real-time patches applied into GPOSes, which affects the run-time overhead observed in these works and consequently the schedulability of real-time tasks. Additionally, current multicore scheduling algorithms do not consider scenarios where real-time tasks access the same cache lines due to true or false sharing, which also impacts the WCET. This thesis addresses these aforementioned problems with cache partitioning techniques and multicore real-time scheduling algorithms as following. First, a real-time multicore support is designed and implemented on top of an embedded operating system designed from scratch. This support consists of several multicore real-time scheduling algorithms, such as global and partitioned EDF, and a cache partitioning mechanism based on page coloring. Second, it is presented a comparison in terms of schedulability ratio considering the run-time overhead of the implemented RTOS and a GPOS patched with real-time extensions. In some cases, Global-EDF considering the overhead of the RTOS is superior to Partitioned-EDF considering the overhead of the patched GPOS, which clearly shows how different OSs impact hard realtime schedulers. Third, an evaluation of the cache partitioning impacton partitioned, clustered, and global real-time schedulers is performed.The results indicate that a lightweight RTOS does not impact real-time tasks, and shared cache partitioning has different behavior depending on the scheduler and the task's working set size. Fourth, a task partitioning algorithm that assigns tasks to cores respecting their usage of cache partitions is proposed. The results show that by simply assigning tasks that shared cache partitions to the same processor, it is possible to reduce the contention for shared cache lines and to provideHRT guarantees. Finally, a two-phase multicore scheduler that provides HRT and soft real-time (SRT) guarantees is proposed. It is shown that by using information from hardware performance counters at run-time, the RTOS can detect when best-effort tasks interfere with real-time tasks in the shared cache. Then, the RTOS can prevent best effort tasks from interfering with real-time tasks. The results also show that the assignment of exclusive partitions to HRT tasks together with the two-phase multicore scheduler provides HRT and SRT guarantees, even when best-effort tasks share partitions with real-time tasks.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2012 / Made available in DSpace on 2013-06-25T18:37:00Z (GMT). No. of bitstreams: 1 312070.pdf: 869350 bytes, checksum: 7c9faae8b5533abbd9b63ba136b44e99 (MD5) / Este trabalho aborda duas classes de problemas enfrentados na verificação de projetos que exibem comportamentos fora de ordem, especificamente a verificação funcional de aceleradores em hardware e a verificação de consistência em sistemas de memória compartilhada. Comportamentos fora de ordem surgem quando relaxam-se restrições de precedência para aumentar a taxa de uso de componentes de hardware concorrentes e, portanto, aumentar o desempenho. Entretanto, o projeto de um sistema que apresenta comportamentos fora de ordem é suscetível a erros pelo fato de o relaxamento de ordem requerer controle sofisticado. Este trabalho compara as garantias de verificação de três classes de checkers dinâmicos para módulos com suporte a eventos fora de ordem. Comprovadamente, scoreboards relaxados podem ser construídos com plenas garantias de verificação contanto que utilizem regras de atualização baseadas na remoção de dominadores. Resultados experimentais mostram que um scoreboard relaxado assim projetado requer aproximadamente 1/2 do esforço exigido por um scoreboard convencional. Verificar a conformidade do hardware com um modelo de consistência é um problema relevante cuja complexidade depende da observabilidade dos eventos de memória. Este trabalho também descreve uma nova técnica de verificação de consistência de memória on-the-fly a partir de uma representação executável de um sistema multi-core. Para aumentar a eficiência sem afetar as garantias de verificação, são monitorados três pontos por núcleo, ao invés de um ou dois, como proposto em trabalhos correlatos anteriores. Os três pontos foram selecionados para serem altamente independentes da microarquitetura do core. A técnica usa scoreboards relaxados concorrentes para detectar violações em cada core. Para detectar violações globais, utiliza-se a ordem linear de eventos induzida por um caso de teste. Comprovadamente, a técnica não induz falsos positivos nem falsos negativos quando o caso de teste expõe um erro que afeta as sequências monitoradas, tornando-se o primeiro checker on-the-fly com plenas garantias de verificação. Resultados experimentais mostram que ele requer aproximadamente 1/4 a 3/4 do esforço global exigido por um checker post-mortem que monitora duas sequências por processador. A técnica é pelo menos 100 vezes mais rápida do que um checker que monitora uma única sequência por processador.<br> / Abstract : This work addresses two classes of problems faced when verifying designs exhibiting out-of-order behaviors, namely the functional verification of hardware accelerators and the verification of consistency in shared-memory systems. Out-of-order behaviors result from relaxing precedence constraints to increase the usage rate of concurrent hardware components and, therefore, lead to a performance improvement. However, the design of a system handling out-of-order behaviors is error prone, since order relaxation asks for sophisticated control. This work compares the verification guarantees of three classes of dynamic checkers for modules handling out-of-order behaviors. Provenly, relaxed scoreboards can be built with full verification guarantees, as far as they employ an update rule based on the removal of dominators. Experimental results show that such a relaxed scoreboard needs approximately 1/2 of the effort required by a conventional one. Verifying the hardware compliance with a consistency model is a relevant problem, whose complexity depends on the observability of memory events. This work also describes a novel on-the-fly technique for verifying memory consistency from an executable representation of a multi-core system. To increase efficiency without hampering verification guarantees, three points are monitored per core, instead of one or two, as proposed in previous related works. The points were selected to be largely independent from the core#s microarchitecture. The technique relies on concurrent relaxed scoreboards to check for consistency violations in each core. To check for global violations, it employs a linear order of events induced by a given test case. Provenly, the technique neither indicates false negatives nor false positives when the test case exposes an error that affects the sampled sequences, making it the first on-the-fly checker with full guarantees. Experimental results show that it needs approximately 1/4 to 3/4 of the overall verification effort required by a post-mortem checker sampling two sequences per processor. The technique is at least 100 times faster than a checker sampling a single sequence per processor.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2013. / Made available in DSpace on 2013-12-05T23:24:21Z (GMT). No. of bitstreams: 1 317898.pdf: 940723 bytes, checksum: 70385db74b693722f5b78e9142faaa45 (MD5) Previous issue date: 2013 / Um dispositivo móvel é composto essencialmente de dois subsistemas (um "PC" e um "rádio"), os quais são geralmente implementados como distintos sistemas-em-chip multiprocessados (MPSoC). O "PC"suporta processamento multimídia e implementa a interface com o usuário fazendo uso de computação multi-thread sob gerenciamento de um sistema operacional complexo; o "rádio" realiza processamento de banda-base por meio de computação multi-tarefa gerenciada por um sistema operacional de tempo real. O aumento das taxas de transferência e dos requisitos de segurança demandam um crescimento da vazão sob uma restrição de potência que vem se mantendo quase inalterável para dispositivos móveis. Para lidar com a crescente demanda por eficiência energética, arquiteturas multicore são utilizadas para processamento da pilha de protocolo e aplicações de segurança, o qual requer computação multi-tarefa sob restrições de tempo real. Esta dissertação aborda a eficiência energética de computação multi-tarefa em arquiteturas multicore homogêneas por meio do uso racional do subsistema de memória.A dissertação caracteriza, sob restrições de tempo real, o consumo de energia, a vazão e a eficiência energética do subsistema de memória para uma importante classe de aplicações em dispositivos móveis: os algoritmos criptográficos. Os resultados mostram que os requisitos para escalonabilidade de tempo real limitam o crescimento da vazão com o aumento do tamanho da cache de tal forma que o consumo extra da cache não vale a pena. Também mostram que, no contexto da classe de aplicações-alvo, mais de 85% da energia gasta no subsistema de memória é devido ao consumo dinâmico. Tais resultados permitiram identificar otimizações de cache cruciais para lidar com o aumento das restrições de eficiência energética.Posteriormente, para um dado conjunto de tarefas periódicas, esta dissertação propõe uma nova abordagem para otimizar a eficiência energética do subsistema de memória (um grande responsável pelo consumo de energia em dispositivos baseados em SoC), a qual leva em conta restrições de tempo real. O problema-alvo é decomposto em dois subproblemas fracamente acoplados: particionamento de tarefas entre cores e particionamento dos itens de memória entre espaços de endereçamento cacheáveis e não-cacheáveis. Tal abordagem reduz o consumo dinâmico sem causar um aumento significativo no tempo médio de execução ou no consumo estático. Experimentos realizados com tarefas de um protocolo de segurança real mostraram que reduções entre 7,7% e 33% da energia consumida pelo subsistema de memória pode ser obtida com a decomposição proposta, em comparação com um sistema de referência que mantém todos os itens de programa em um espaço de endereçamento cacheável. <br> / Abstract: A mobile device is essentially a combination of two subsystems (a \PC" and a \radio"), which are often implemented as distinct multiprocessor systems-on-chip (MPSoC). The former supports multimedia processing and implements the end-user interface by relying on multi-thread computing under the management of a complex operating system; the latter implements baseband processing by performing multi-task computing under the management of a real-time operating system. Increasing data rates and security requirements ask for rising throughputs under the nearly unchanging power constraints imposed to mobile devices. To cope with the ever growing demand for energy efficiency, multicore architectures are used for protocol stack and security processing, which require multi-task computing under real-time constraints. This dissertation addresses the energy efficiency of multi-task computing on homogeneous multicore architectures through the rational use of the memory subsystem. First, the dissertation reports, under real-time constraints, the energy consumption, the throughput, and the energy efficiency of the memory subsystem for an important class of applications within a mobile device: the cryptographic algorithms. The results show that real-time schedulability requirements limit the growth of throughput with increasing cache size in such a way that the extra cache consumption does not pay off. They also show that, in the context of multi-task computing, more than 85% of the energy spent in the memory subsystem is due to dynamic consumption. Such results allowed us to identify crucial cache optimizations to cope with increasing energy efficiency requirements. Then, for a given set of periodic tasks, the dissertation proposes a new approach to optimize the energy efficiency of the memory subsystem (a major energy consumer in SoC-based devices) while taking into account real-time constraints. The target problem is decomposed into two loosely coupled subproblems: the partitioning of tasks among cores and the partitioning of memory items between cached and uncached address spaces. The approach reduces the dynamic energy consumption with no significant increase in average execution time and static consumption. Experiments performed with tasks from a real-life security protocol showed that memory energy reductions from 7.7% up to 33% can be obtained with the proposed decomposition, as compared to a baseline system that keeps all program items in cached address space.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2010 / Made available in DSpace on 2012-10-25T09:13:52Z (GMT). No. of bitstreams: 1 289206.pdf: 2060539 bytes, checksum: 5d29cec29d173367cfeaa8e665ceb4a5 (MD5) / Memórias de rascunho (Scratchpad Memories - SPM) tornaram-se populares em sistemas embarcados por conta de sua eficiência energética. A literatura sobre SPMs parece indicar que a alteração dinâmica de seu conteúdo suplanta a alocação estática. Embora técnicas overlay-based (OVB) operando em nível de código-fonte possam beneficiar-se de múltiplos hot spots para uma maior economia de energia, elas não conseguem explorar elementos de programa oriundos de bibliotecas. Entretanto, quando operam diretamente em binários, as abordagens OVB conduzem a uma menor economia, frequentemente exigem hardware dedicado e às vezes impossibilitam a alocação de dados. Por outro lado, a economia de energia reportada por todas as técnicas, até o momento, ignora o fato de que, em sistemas que possuem caches, estas deverão ser otimizadas antes da alocação para SPM. Este trabalho mostra evidência experimental de que, quando métodos non-overlay-based (NOB) são utilizados para manipulação de arquivos binários, a economia de energia em memória, por conta da alocação em SPM, varia entre 15% a 33%, e média, e é tão boa ou melhor do que a economia reportada para abordagens OVB que operam sobre binários. Como esta economia (ao contrário dos trabalhos correlatos) foi medida após o ajuste-fino das caches - quando existe menos espaço para otimização -, estes resultados estimulam o uso de métodos NOB, mais simples, para a construção de alocadores capazes de considerar elementos de bibliotecas e que não dependam de hardware especializado. Este trabalho também mostra que, dada uma capacidade CT de uma cache pré-ajustada equivalente, o tamanho ótimo de SPM reside em [CT//2, CT] para 85% dos programas avaliados. Finalmente, mostram-se evidências contra-intuitivas de que, mesmo para arquiteturas baseadas em cache contendo SPMs pequenas, é preferível utilizar-se a granularidade de procedimentos à de blocos básicos, exceto em algumas poucas aplicações que combinam elementos frequentemente acessados e taxas de faltas relativamente altas.