Mestrado (dissertação)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2012. / Submitted by Alaíde Gonçalves dos Santos (alaide@unb.br) on 2013-02-25T14:18:35Z No. of bitstreams: 1 2012_AlexandreGontijoRabelo.pdf: 1307176 bytes, checksum: d61db26a303b4aac69ce47a4006e43a7 (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2013-02-27T11:51:29Z (GMT) No. of bitstreams: 1 2012_AlexandreGontijoRabelo.pdf: 1307176 bytes, checksum: d61db26a303b4aac69ce47a4006e43a7 (MD5) / Made available in DSpace on 2013-02-27T11:51:29Z (GMT). No. of bitstreams: 1 2012_AlexandreGontijoRabelo.pdf: 1307176 bytes, checksum: d61db26a303b4aac69ce47a4006e43a7 (MD5) / Este trabalho descreve os conceitos e as soluções tecnológicas que nortearam o desenvolvimento do módulo adaptador de mídia digital ao padrão da TV digital brasileira. Esse módulo tem o objetivo de ser uma plataforma multiaplicativa de baixo custo para ser utilizada em políticas de inclusão digital. O desenvolvimento foi feito utilizando conceito de sistemas embarcados, aplicações interativas e educação à distância. Foi utilizada uma arquitetura embarcada ARM (Advanced Risc Machine) suportada por um “Kernel” Linux. A proposta apresenta como resultado um protótipo de baixo custo, pequenas dimensões físicas, baixo consumo de energia elétrica e alto desempenho computacional quando comparado aos produtos disponíveis no mercado. Os resultados experimentais indicaram um bom desempenho em aplicações como vídeo sob demanda. _______________________________________________________________________________________ ABSTRACT / This work describes the technological conception and solutions to develop the digital media adapter module to Brazilian Digital TV standard. This module aims to provide a low cost multiaplication plataform for use in social inclusion policies. The development was done based on the concept of embedded systems, interactive applications and distance education. It is based on the ARM (Advanced Risc Machine) embedded architecture supported by a Linux Kernel. Comparing to similar devices, the proposed system presents a low cost, a low size of implementation, low energy consumption and a high computational performance. The experimental results indicated a good performance in applications such as video over demand.

Tese (doutorado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2012. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2013-04-16T13:52:59Z No. of bitstreams: 1 2012_DanielMauricioMunozArboleda.pdf: 4781553 bytes, checksum: 37ddc6232fd3ef1235c5c3c3ea447b43 (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2013-05-09T12:40:16Z (GMT) No. of bitstreams: 1 2012_DanielMauricioMunozArboleda.pdf: 4781553 bytes, checksum: 37ddc6232fd3ef1235c5c3c3ea447b43 (MD5) / Made available in DSpace on 2013-05-09T12:40:16Z (GMT). No. of bitstreams: 1 2012_DanielMauricioMunozArboleda.pdf: 4781553 bytes, checksum: 37ddc6232fd3ef1235c5c3c3ea447b43 (MD5) / Este trabalho apresenta um estudo da implementação em FPGAs (Field Programma- ble Gate Array) de algoritmos de otimização bioinspirados baseados em inteligência de enxames, voltados principalmente para aplicações embarcadas. Nos problemas de otimização embarcada, a dimensionalidade (número de variáveis de decisão) é relativa- mente pequena (algumas dezenas), por em, os problemas devem ser resolvidos em uma escala de tempo desde os milissegundos até alguns segundos. A abordagem utilizada está baseada em uma representação aritmética de ponto utuante e no uso de operações de fácil implementação em FPGAs, permitindo explorar o paralelismo intrínseco dos algoritmos por inteligência de enxames, visando obter ganhos de desempenho em termos do tempo de execução e da qualidade da solução. Foram exploradas as arquiteturas de hardware dos algoritmos PSO (Particle Swarm Optimization), ABC (Arti cial Bee Colony), FA (Fire y Algorithm) e SFLA (Shu ed Frog Leaping Algorithm), assim como de algumas variantes propostas para os mesmos. Estudos de consumo de recursos para diferente número de partículas paralelas e dimensionalidade dos problemas foram realizados no intuito veri car a aplicabilidade dos algoritmos em arquiteturas reconguráveis. Adicionalmente, a qualidade das soluções obtidas pelas arquiteturas propostas foi validada usando problemas de teste tipo benchmark. Os algoritmos estudados foram implementados no processador de software embarcado MicroBlaze e em um PC de escritório, permitindo, assim, realizar comparações do tempo de execução entre as implementações de hardware e software. Finalmente, uma solucão de hardware foi proposta para a solução de um problema de otimização embarcada, onde é realizado o treinamento online de um controlador neural de um robô móvel de pequeno porte. Os resultados experimentais mostram que a implementação em FPGAs dos algoritmos por intelig^encia de enxames é viável em termos de consumo de recursos de hardware. Foram obtidos fatores de acelera ca~o de tr^es ordens de magnitude em comparação com a implementação software no MicroBlaze e de 3.6 vezes em comparação com a solução no PC de escritório. ______________________________________________________________________________ ABSTRACT / This work presents a study of the FPGA (Field Programmable Gate Array) implementation of swarm intelligence optimization algorithms, applied to embedded optimization systems. In embedded optimization problems the dimensionality (problem size) is smaller than in conventional ones; however, the problems must be solved at millisecond/second time-scales. The approach presented in this work is based on the oating-point arithmetic repre sentation as well as on operations that can be easily implemented on FPGAs, allowing the intrinsic parallelism of the swarm intelligence based algorithms to be explored in order to improve the execution time and the quality of the solutions. Hardware architectures of the PSO (Particle Swarm Optimization), ABC (Arti cial Bee Colony), FA (Fire y Algorithm) and SFLA (Shu ed Frog Leaping Algorithm) algorithms, as well as some proposed modi cations, were mapped on FPGAs. The cost in logic area of the proposed architectures was estimated for di erent swarm sizes and problem sizes in order to validate the applicability of the algorithms for recon gurable architectures. In addition, the quality of the solutions obtained by the proposed architectures was validated using two unimodal and two multimodal bechmarks test problems. The algorithms were also implemented on two software processors, the MicroBlaze embedded processor and a conventional Desktop solution, allowing for comparisons of the execution time between the hardware and software implementations. Finally, a hardware solution was proposed for solving the online training process of a neural network controller of a small mobile robot. The experimental results demonstrate that the FPGA implementation of the swarm intelligence algorithms is feasible in terms of the hardware resources consumption. Speed-up factors of three orders of magnitude and 3.6 times were achieved in compa- rison with the MicroBlaze and the Desktop solutions, respectively.

Orientador: Alice Maria Bastos Hubinger Tokarnia / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-16T03:05:57Z (GMT). No. of bitstreams: 1 Tachibana_Marina_M.pdf: 2745315 bytes, checksum: 91aeb0d6708948d94d06a63e21b98ad6 (MD5) Previous issue date: 2010 / Resumo: Um sistema embarcado executa um único programa ou um conjunto pré-definido de programas repetidamente e, muitas vezes, seus componentes podem ser customizados para satisfazer uma especificação com requisitos referentes à área, desempenho e consumo de energia. Caches on-chip, em particular, são alvos de muitos algoritmos de customização por terem uma contribuição importante no desempenho e no consumo de energia de processadores embarcados. Várias aplicações embarcadas processam estruturas de dados cujos padrões de acesso distintos tornam difícil encontrar uma configuração para o cache que garanta desempenho e baixo consumo. Propomos, neste trabalho, uma metodologia para projetar caches de matrizes particionados que satisfaçam uma restrição de tamanho total e em cujas partições estão mapeadas as matrizes da aplicação. Estas partições exploram a diferença de localidade espacial entre as matrizes. Com base na simulação de rastros de acesso à memória para entradas típicas, definimos uma métrica que quantifica o uso que as matrizes fazem das metades das linhas de um cache de matrizes unificado, associativo por conjunto, que satisfaz uma restrição de tamanho. Esta métrica é usada para dividir as matrizes em dois grupos, que são mapeados em duas partições de cache, uma com mesmo tamanho de linha, e outra com metade do tamanho de linha do cache de matrizes unificado. Este procedimento é repetido para várias organizações de cache de matrizes unificados com um tamanho especificado. No final, os caches de matrizes particionados baseados em rastros de acesso à memória com menor tempo médio de acesso à memória são selecionados. Para um decodificador MPEG-2, dependendo do paralelismo dos acessos de dados, os resultados das simulações mostram que o tempo médio de acesso à memória de um cache de matrizes particionado baseado em rastros de 8K bytes apresenta uma redução de 26% a 60%, quando comparado com o cache de matrizes unificado, associativo por conjunto, de mesmo tamanho, com menor tempo médio de acesso à memória. Existe também uma redução de 46% no consumo de energia entre estes caches / Abstract: An embedded system executes a single application or a pre-defined set of applications repeatedly and, frequently, its components can be fine-tuned to satisfy a specification with requirements related to area, performance, and energy consumption. On-chip caches, in particular, are the target of several customization algorithms due to its important contribution to the performance and energy consumption of embedded processors. Several embedded applications process data structures whose access patterns turn it difficult to find a cache configuration that guarantees performance and low energy consumption. In this work, we propose a methodology for designing a split array cache that satisfies a total size constraint and in whose partitions the arrays of an application are mapped. Those partitions explore the difference in spatial locality among the matrices. Using traces of memory accesses, obtained for typical input patterns, we define a metric that quantifies the use of the two halves of the lines by array accesses in a unified array set-associative cache that satisfies a size constraint. We use this metric to split the arrays in two groups that are mapped to two cache partitions, one with the same line size, and the other with half line size of that of the unified array cache. This procedure is repeated for several unified array cache organizations of a specified size. In the end, the trace based split array caches with lowest average memory access time are selected. For a MPEG-2 decoder, depending on the parallelism of array accesses, simulation results show that the average memory access time of an 8K byte split array cache is reduced from 26% to 60% as compared to that of the unified set associative array cache of same size with the lowest average memory access time. There is also a reduction of 46% in the consumption of energy / Mestrado / Engenharia de Computação / Mestre em Engenharia Elétrica

Orientador : Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-01T12:52:13Z (GMT). No. of bitstreams: 1 Azevedo_RodolfoJardimde_D.pdf: 18616768 bytes, checksum: 99d078e8664f7791ae046a28a3108976 (MD5) Previous issue date: 2002 / Resumo: Projetos de sistemas dedicados modernos têm exigido cada vez mais memória de programa para incluir novas funcionalidades como interface com o usuário, suporte a novos componentes, etc. O aumento no tamanho dos programas tem feito com que a área ocupada pela memória em um circuito integrado moderno seja um dos fatores determinantes no seu custo final bem como um dos maiores responsáveis pelo consumo de potência nestes dispositivos. A compressão de código de programa vem sendo considerada como uma estratégia importante na minimização deste problema. Esta tese trata da compressão de programas para execução em sistemas dedicados baseados em arquiteturas RISC. Um amplo estudo demonstra que a utilização do método proposto neste trabalho, Instruction Based Compression (IBC), resulta em boas razões de compressão e implementações eficientes de descompressores. Para a arquitetura MIPS foi obtida a melhor razão de compressão (tamanho final do programa comprimido e do descompressor em relação ao programa original) conhecida (53,6%) utilizando como benchmark programas do SPEC CINT'95. Uma arquitetura pipelined para o descompressor é proposta e um protótipo foi implementado para o processador Leon (SPARC V8). Esta é a primeira implementação em hardware de um descompressor para a arquitetura SPARC, tendo produzido uma razão de compressão de 61,8% para o mesmo benchmark e uma queda de apenas 5,89% no desempenho médio do sistema / Abstract: The demand for program memory in embedded systems has grown considerably in recent years, as a result of the need to accommodate new system functionalities such as novel user interfaces, additional hardware devices, etc. The increase in program size has turned memory into the largest single factor in the total area and power dissipation of a modern System-on-a-Chíp (SoC). Program code compression has been considered recently a central technique in reducing the cost of memory in such systems. This thesis studies the code compression problem for RISC architectures. A thorough experimental study shows that the Instructíon Based Compressíon (IBC) technique proposed herein results in very good compression ratios and efficient decompressor engine implementations. For the MIPS architecture this approach results in the best compression ratio (size of the compressed program divided by the size of the original program) known in the literature (53.6%), when it is evaluated using the SPEC CINT'95 benchmark programs. A decompressor pipelined architecture was developed and prototyped for the Leon (SPARC V8) processor. This is the first implementation of a hardware decompressor on the SPARC architecture, having resulted in a 61.8% compression ratio for the same benchmark, at the expense of a fairly small performance overhead (5.89% on average) / Doutorado / Doutor em Ciência da Computação

Orentador: João Mauricio Rosario / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecanica / Made available in DSpace on 2018-08-03T16:48:14Z (GMT). No. of bitstreams: 1 Lima_CarlosRaimundoErig_D.pdf: 2265514 bytes, checksum: fd1d47929d36db3e957f661d51ad7b46 (MD5) Previous issue date: 2003 / Doutorado

Orientadores: Paulo Cesar Centoducatte, Rodolfo Jardim de Azevedo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Cientifica / Made available in DSpace on 2018-08-03T20:18:33Z (GMT). No. of bitstreams: 1 WanderleyNetto_EduardoBraulio_D.pdf: 1509383 bytes, checksum: 7f2b5d47609daeb50be111be056b2377 (MD5) Previous issue date: 2004 / Resumo: A compressão de códigos de programas representa uma alternativa para diminuição de área de silício usada na fabricação de chips para sistemas embarcados. Este requisito tem sido fortemente influenciado pela crescente funcionalidade, incluíndo aplicações em multimídia, exigida para os softwares que neles executam. Recentes estudos apresentam a compressão de código como alternativa também para melhorar o desempenho e reduzir o consumo de energia nestes sistemas. Este trabalho apresenta um novo método de compressão, o ComPacket, baseado em pequenos dicionários incompletos com um descompressor em hardware situado entre a cache e o processador (RISC), permitindo assim que a cache guarde o código comprimido e portanto possibilitando uma maior capacidade de armazenamento. Além disto, um novo paradigma de construção de dicionários é introduzido de tal forma a propiciar uma melhor exploração da tríade de requisitos área-desempenho-consumo de energia. Este paradigma baseia-se ao mesmo tempo em informações estatísticas obtidas de profiles dinâmico e estático do uso de instruções em um programa e por isto é denominado Multi-Profile. Foram realizados experimentos de uso de dicionários Multi-Profile em dois métodos de compressão de código: o Instruction Based Compression (IBC), desenvolvido anteriormente em nosso laboratório e o novo ComPacket. Para o IBC, a razão de compressão média varia entre 71% e 77% para um conjunto de aplicações retiradas das suites Mediabench e MiBench, enquanto o número de ciclos de clock usados para execução do código comprimido varia em média de 75% a 65% dos valores obtidos sem compressão. Usando o mesmo conjunto de aplicações e o ComPacket, a razão de compressão média varia entre 72% e 88%, o número de ciclos de clock chega a 52% do original para uma construção específica do dicionário e a redução no consumo de energia na cache de instruções chega a 46% do valor original (sem com pressão) / Abstract: Code compression is an approach to reduce the silicon area requirement to produce embedded systems chips. This requirement is stronlgy affected by the increasing functionality, including multimedia applications, required by the embedded softwares. Recently, some researches point out the code compression as an alternative to increase performance and reduce energy consumption. This work introduces a new code compression method, the ComPacket, based on small, incomplete dictionary and a new decompressor hardware which is located between the cache and the processor (RIS C), thus making the cache to keep compressed instructions augmenting its storage capacity. Moreover, a new paradigm to build dictionaries is introduced, such that a better exploration of area-performance-energy consumption trade-offs is achieved. This paradigm is based on both dynamic and static profiles informations at the same time, which led the name of Multi-Profile. We used this paradigm on two code compression scheme: the Instruction Based Compression (IBC), formerly developed in our Laboratory, and the new ComPacket. For the IBC, the average compression ratio varies from 71% to 77% for the benchmarks excerpted from Mediabench and MiBench suites, while a cycle count reduction of 75% to 65% were achieved (related to original uncompressed execution of the code). For the ComPacket, the average compression ratio varies from 72% to 88% and the cycle count reduction is as low as 52% for a special case of dicionary construction. The instruction cache energy reduction reaches 46% of the original / Doutorado / Doutor em Ciência da Computação

Orientadores: Rodolfo Jardim de Azevedo, Guido Costa Souza de Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Cientifica / Made available in DSpace on 2018-08-03T21:58:51Z (GMT). No. of bitstreams: 1 Castro_PauloEduardoFerreirade_M.pdf: 1132527 bytes, checksum: cfdb0daa4743be271190e616191a0f06 (MD5) Previous issue date: 2004 / Mestrado / Mestre em Matemática

Orientador: Elnatan Chagas Ferreira / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-25T08:50:41Z (GMT). No. of bitstreams: 1 Sousa_AntonioHeronaldode_D.pdf: 9476626 bytes, checksum: 6fc4c287239d7216bd6d55c7a1e61b23 (MD5) Previous issue date: 1999 / Resumo: Este trabalho apresenta um estudo sobre a viabilidade de se utilizar novas metodologias de engenharia de software em ambientes microcontrolados. É abordado o uso da programação orientada a objetos, juntamente com a programação visual, na construção de linguagens mais acessíveis e mais produtivas para a programação de microcontroladores. Como resultado, foi proposto um protótipo de uma linguagem, chamada 0++. Esta linguagem se caracteriza por utilizar, em conjunto, estruturas gráficas e estruturas textuais para melhor representar dados e algoritmos. Além disso, ela foi projetada para combinar as características de reusabilidade da programação orientada a objetos e a acessibilidade da programação visual. Ela permite o desenvolvimento de aplicações usando estruturas visuais orientadas a objetos, a fim de melhorar a qualidade e acessibilidade de informações trocadas no desenvolvimento de software para sistemas microcontrolados...Observação: O resumo, na íntegra, poderá ser visualizado no texto completo da tese digital / Abstract: This thesis presents a feasibility investigation about use of new engineering software methodologies in microcontroller systems. The approach is to use object oriented programming paradigm with visual programming to build a more productive microcontroller programming language. It was developed a microcontroller programming language, called 0++. The main feature of this language is to use, at the same time, graphical structures and text to represent data and procedures. Also, it was designed to combine the reusability of object-oriented programming and the accessibility of visual programming. It allows the development of applications using visual object-oriented structures in order to improve quality and accessibility of information exchange in microcontroller systems software design...Note: The complete abstract is available with the full electronic digital thesis or dissertations / Doutorado / Doutor em Engenharia Elétrica

Orientadores: Guido Costa Souza de Araujo, Furio Damiani / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-25T15:39:54Z (GMT). No. of bitstreams: 1 Pannain_Ricardo_D.pdf: 6042721 bytes, checksum: d6e278fd26ea3a4767806f99dad1c243 (MD5) Previous issue date: 1999 / Resumo: O crescente uso de sistemas embutidos é uma evidência nos mercados de telecomunicações, multimídia e produtos eletro-eletrônicos em geral. Por serem sistemas utilizados em um mercado com grande volume de produção, as reduções de custo de projeto têm um impacto considerável no preço final do produto. Como resultado da necessidade de redução de custos, estes sistemas são muitas vezes implementados integrando um núcleo de um processador, um circuito de aplicação específica (ASIC - Application Specific Integrated Circuits) e uma memória de programa/dados em um único chip (SOC - System-On-a-Chip).Como os sistemas embutidos estão se tornando cada vez mais complexos, o tamanho dos seus programas vem crescendo de maneira considerável. O resultado é o aparecimento de sistemas nos quais a memória de programa ocupa uma grande área de silício, mais do que os outros módulos. Portanto, minimizar o tamanho do programa torna-se uma parte importante dentro dos esforços de projeto destes sistemas. Uma maneira de reduzir o tamanho do programa é projetar sistemas que possam executar código comprimido. Nós propomos uma técnica de compressão de código de programa chamada de fatoração de operandos. A idéia principal desta técnica é a separação das árvores de expressão do programa em seqüências de operadores representadas por um conjunto de instruções e de operandos representados pelo conjunto de registradores e imediatos das instruções... Observação: O resumo, na íntegra, poderá ser visualizado no texto completo da tese digital / Abstract: The increasing use of embedded systems is a clear trend in the telecommunication, multimedia and consumer electronics industry. Because these systems are designed for high-volume market, a cost reduction can have a large impact in the final price of the product. Driven by the need to reduce cost, these systems are implemented by putting together a core processor, an ASIC (Application Specific Integrated Circuits) and a program/data memory into a single chip. These systems are known as SOC - System-On-a-Chip. As embedded systems are becoming more complex, the size of embedded programs is growing considerably large. The results are systems in which program memories account for the largest share of total die area, more than the area of the others modules. Thus, minimizing program size has become an important part of the design effort of these systems. We propose a program code compression technique called operand factorization. The key idea of operand factorization is the separation of program expression trees into sequences of operators and operands (registers and immediates). Using operand factorization we show that tree and operand sequences have exponential frequency distributions. A set of experiments is performed to determine the best encoding technique that explores this feature. The experimental results, using the studied techniques, show an average compression ratio of 43% for SPEC CINT95 programs, running on a MIPS R2000 processor and 60% for a set embedded programs running on the TMS320C25... Note: The complete abstract is available with the full electronic digital thesis or dissertations / Doutorado / Doutor em Engenharia Elétrica

Submitted by Caroline Xavier (caroline.xavier@pucrs.br) on 2017-03-21T17:12:05Z No. of bitstreams: 1 DIS_MATEUS_EUGENIO_COLET_COMPLETO.pdf: 12156753 bytes, checksum: c3a41a3399c1ec4cedbd4a7883159380 (MD5) / Made available in DSpace on 2017-03-21T17:12:05Z (GMT). No. of bitstreams: 1 DIS_MATEUS_EUGENIO_COLET_COMPLETO.pdf: 12156753 bytes, checksum: c3a41a3399c1ec4cedbd4a7883159380 (MD5) Previous issue date: 2016-08-19 / Navigation in aquatic environments is a broad topic that in recent years has received considerable attention from the community working with mobile robotics. The use of aquatic surface vehicles for inspection, mitigation and natural aquatic disasters management, boosted the search for autonomous navigation in this area. in order to perform an autonomous navigation in outdoor environments, it is necessary to identify parts of the surface that can be navigable, and this is one of the fundamental problems in this type of application. In this context, the objective of this research is to propose a method for water surfaces identification based on the blurred optical property, found in these types of environments. More specifically, computer vision was used in conjunction with neural networks to build a classifier, which has the task of distinguishing and identifying navigable aquatic surface. ln order to achieve this objective, a study on the use of several features based on color and texture of these turbid surfaces for the extraction of various attributes to generate the classifier, such as: mean, variance, entropy and energy, varying in different color channels (RGB, HSV, YUV). In order to compress all of this information it was used statistical method of principal component analysis, whose results were used as input of the artificial neural network, thus constructing the classifier. The classifier has the fundamental task of generating the navigation map that is interpreted by a state machine for decision making. All the method developed was applied and embarked in aquatic vehicle prototype at the same time the results and assessments were validated using the vehicle in real environments and different scenarios. / A navega??o em ambientes aqu?ticos ? um amplo tema de pesquisa que nos ?ltimos anos tem recebido maior aten??o da comunidade que trabalha com rob?tica m?vel. O uso de ve?culos de superf?cie aqu?tica para inspe??o, mitiga??o e gerenciamento de desastres naturais aqu?ticos, por exemplo, ajudou a impulsionar a pesquisa para navega??o aut?noma nesta ?rea. Para executar uma navega??o aut?noma em ambientes ao ar livre, ? necess?rio identificar partes da superf?cie que podem ser naveg?veis, o que ? um dos desafios deste tipo de aplica??o. Neste contexto, o objetivo deste trabalho ? apresentar um m?todo para identifica??o da superf?cie aqu?tica baseada na propriedade ?ptica turva, encontrada nestes tipos de ambientes. No desenvolvimento deste m?todo foram utilizadas t?cnicas de vis?o computacional em conjunto com redes neurais artificiais para construir um Classificador, que tem como tarefa distinguir e identificar a superf?cie aqu?tica naveg?vel. Para isto, foi realizado um estudo sobre o uso de diversas caracter?sticas baseadas na cor e textura das superf?cies aqu?ticas turvas para a extra??o de diversos atributos para treinar o Classificador, tais como: m?dia, entropia, vari?ncia e energia, variando em diferentes canais de cor (RGB, HSV, YUV). De forma a compactar todas estas informa??es foi utilizado o m?todo estat?stico de an?lise de componentes principais, e o seu resultado foi utilizado como entrada das redes neurais artificiais, construindo assim o Classificador. Este classificador tem como tarefa fundamental gerar o mapa de navegabilidade que ? interpretado por uma m?quina de estados para tomada de decis?es. Todo o m?todo desenvolvido foi embarcado em um prot?tipo de ve?culo aqu?tico ao mesmo tempo em que os resultados e avalia??es foram validados utilizando o ve?culo em ambientes reais e diferente cen?rios.