Thesis (M.S.)--Brigham Young University. Dept. of Computer Science, 2005. / Includes bibliographical references (p. 59-63).

Thesis (M.S.)--Mississippi State University. Department of Electrical and Computer Engineering. / Title from title screen. Includes bibliographical references.

Thesis (M.S.)--University of California, Santa Cruz, 2000. / Typescript. Includes bibliographical references (leaves 54-56).

Thesis (M.S.)--Brigham Young University. Dept. of Electrical and Computer Engineering, 2006. / Includes bibliographical references (p. 225-229).

Thesis (Ph. D.)--University of Alabama at Birmingham, 2007. / Additional advisors: Jeff G. Gray, Marjan Mernik, Rajeev Raje, Chengcui Zhang. Description based on contents viewed Feb. 7, 2008; title from title screen. Includes bibliographical references (p. 216-230).

Thesis (Ph. D.)--University of New South Wales, 2000. / Addenda sheet inserted. Includes bibliographic references. Also available online.

Thesis (M. Phil.)--University of Hong Kong, 2005. / Title proper from title frame. Also available in printed format.

Submitted by Irene Nascimento (irene.kessia@ufpe.br) on 2017-01-30T18:03:51Z No. of bitstreams: 2 license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) Dissertação - Elias Marques V4.2 (Revisão Biblioteca).pdf: 4899848 bytes, checksum: 78834b022de3c1d5eb7fcee1273f65c7 (MD5) / Made available in DSpace on 2017-01-30T18:03:51Z (GMT). No. of bitstreams: 2 license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) Dissertação - Elias Marques V4.2 (Revisão Biblioteca).pdf: 4899848 bytes, checksum: 78834b022de3c1d5eb7fcee1273f65c7 (MD5) Previous issue date: 2016-02-22 / FACEPE / Este trabalho de dissertação apresenta a concepção e implantação de um sistema controlador de arranjo de antenas capaz de integrar-se a uma rede de comunicação SCADA e direcionar o diagrama de radiação de um arranjo de antenas, garantindo melhor comunicação entre estação base e remota. É apresentado um circuito de RF capaz de realizar o controle automático das fases de alimentação de um arranjo de antenas composto por diversos dispositivos de RF, incluindo um defasador de 8 bits. São apresentados testes destes dispositivos bem como a caracterização de ramos constituídos por estes componentes. Desenvolveu-se também um circuito controlador de arranjo de antenas que desempenha funções de identificação de endereços e determina as fases a serem utilizadas no controle dos defasadores. O circuito foi testado em um projeto piloto no campus da UFPE e está instalado na subestação da CELPE na cidade de Gravatá, no interior do estado de Pernambuco. / This dissertation presents the design and implementation of a Antenna Array Controller System capable of integrating into a SCADA network and directing the main radiation lobe, granting best communication between base and remote stations. An RF circuit is presented capable of automatically controlling the phases fed to the antenna array composed by several RF devices, including an 8-bit phase shifter. Tests of the devices and the characterization of braches composed by them are shown. In addition, an antenna array controller has been developed to perform functions that include the identification of an address and the determination of the phase to be used in the phase shifters’ control. The circuit was tested in a pilot project at the UFPE campus and is installed at a CELPE substation in the city of Gravatá.

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Made available in DSpace on 2015-04-11T14:03:12Z (GMT). No. of bitstreams: 1 DISSERTACAO - WANDERSON ROGER.pdf: 2032449 bytes, checksum: f75ada58e34bb5da29e9716bc5899cab (MD5) Previous issue date: 2009-04-30 / Fundação de Amparo à Pesquisa do Estado do Amazonas / In the development of the design of embedded systems several factors must be led in account, such as: physical size, weight, mobility, energy consumption, memory, cooling, security requirements, trustiness and everything ally to a reduced cost and of easy utilization. But, on the measure that the systems become more heterogeneous they admit major complexity in its development. There are several techniques to optimize the execution time and power usage in embedded systems. One of these techniques is the code compression, however, most existing proposals focus on decompress and they assume that the code is compressed in compilation time. Therefore, this work proposes the development of an specific architecture, with its prototype in hardware (using VHDL and FPGAs), special for the process of compression/decompression code. Thus, it is proposed a technique called PDCCM (Processor Memory Cache Compressor Decompressor). The results are obtained via simulation and prototyping. In the analysis, benchmark programs such as MiBench had been used. Also a method of compression, called of MIC was considered (Middle Instruction Compression), which was compared with the traditional Huffman compression method. Therefore, in the architecture PDCCM the MIC method showed better performance in relation to the Huffman method for some programs of the MiBench analyzed that are widely used in embedded systems, resulting in 26% less of the FPGA logic elements, 71% more in the frequency of the clock MHz and in the 36% plus on the compression of instruction compared with Huffman, besides allowing the compression/decompression in time of execution. / No desenvolvimento do projeto de sistemas embarcados vários fatores têm que ser levados em conta, tais como: tamanho físico, peso, mobilidade, consumo de energia, memória, refrescância, requisitos de segurança, confiabilidade e tudo isso aliado a um custo reduzido e de fácil utilização. Porém, à medida que os sistemas tornam-se mais heterogêneos os mesmos admitem maior complexidade em seu desenvolvimento. Existem diversas técnicas para otimizar o tempo de execução e o consumo de energia em sistemas embarcados. Uma dessas técnicas é a compressão de código, não obstante, a maioria das propostas existentes focaliza na descompressão e assumem que o código é comprimido em tempo de compilação. Portanto, este trabalho propõe o desenvolvimento de uma arquitetura, com respectiva prototipação em hardware (usando VHDL e FPGAs), para o processo de compressão/descompressão de código. Assim, propõe-se a técnica denominada de PDCCM (Processor Decompressor Cache Compressor Memory). Os resultados são obtidos via simulação e prototipação. Na análise usaram-se programas do benchmark MiBench. Foi também proposto um método de compressão, denominado de MIC (Middle Instruction Compression), o qual foi comparado com o tradicional método de compressão de Huffman. Portanto, na arquitetura PDCCM o método MIC apresentou melhores desempenhos computacionais em relação ao método de Huffman para alguns programas do MiBench analisados que são muito usados em sistemas embarcados, obtendo 26% a menos dos elementos lógicos do FPGA, 71% a mais na freqüência do clock em MHz e 36% a mais na compressão das instruções comparando com o método de Huffman, além de permitir a compressão/descompressão em tempo de execução.