This thesis is devoted to the high-speed designs of Very Large Scale Integration (VLSI) Systems for two powerful error-correction codes, turbo codes and Low Density Parity Check (LDPC) codes, which are used in advanced wireless technology to allow the transmission of data at rates near the channel capacity with arbitrarily low probability of error. Since both turbo codes and LDPC codes inherently have large decoding latencies due to the iterative decoding process, the real challenge in high-speed applications is the throughputs of the decoders for these codes. The first contribution of the thesis is that two parallel decoding architectures have been designed to dramatically increase the decoding throughputs of turbo codes. Then, an efficient approach is proposed to design a conflict-free interleaver which avoids collisions in concurrent memory accesses in parallel decoders of turbo codes. For high-performance and high-speed applications of LDPC codes, this thesis has introduced a class of structured LDPC codes with low error floor and low encoding complexity which are based on circulant permutation matrices. The simulations in additive white Gaussian noise (AWGN) channels indicate that the proposed LDPC codes have no bit-error-rate floor down to 10~10 . Using parallel encoding architectures and a layered encoding algorithm, the encoders of the proposed LDPC codes have attained throughput of several Gbits/sec. Finally, a joint row-column decoding algorithm has been proposed to implement high-speed decoders for LDPC codes. As compared with the conventional decoder, the proposed joint decoder improves the bit-error-rate performance and increases the decoder throughput. Implementation results into field programmable gate array (FPGA) devices indicate that a parallel decoder attains a throughput of 2 Gbits/sec. / Cette thèse porte sur la conception de systèmes VLSI (Very Large Scale Intégration) haute vitesse pour deux codes correcteurs d'erreurs puissants, soient les codes turbo et les codes de parité de faible densité (Low Density Parity Check, LDPC), lesquels sont utilisés en technologie sans fil avancée afin de permettre des transmissions à des débits approchant la capacité du canal avec des probabilités d'erreurs arbitrairement faibles. Comme les codes turbo et les codes LDPC possèdent des latences de décodage élevées, dues au caractère itératif de leurs processus de décodage, le principal défi des applications à haute vitesse réside dans l'amélioration du débit des décodeurs pour ces codes. Ainsi, nous proposons une approche efficace pour la conception d'un entrelaceur sans conflits, évitant les collisions dans les accès mémoire concurrents pour les décodeurs parallèles des codes turbo. Pour les applications haute performance et haute vitesse des codes LDPC, cette thèse introduit une classe de codes LDPC structurés avec un plancher d'erreur bas et une faible complexité d'encodage, lesquels sont basés sur des matrices de permutation circulantes. Des simulations dans un canal avec bruit blanc additif Gaussien (additive white Gaussian noise, AWGN) montrent que les codes LDPC proposés ne présentent aucun plancher d'erreur au-delà de 10~10 . En utilisant des architectures d'encodage parallèles et un algorithme d'encodage par couches, les encodeurs pour les codes LDPC proposés atteignent un débit de quelque Gbit/sec. Finalement, un algorithme de décodage conjoint ligne-colonne est proposé afin d'implanter des décodeurs haute vitesse pour les codes LDPC. En comparaison avec le décodeur classique, le décodeur conjoint proposé réduit le taux d'erreur par bit et augmente le débit du décodeur. Le résultat de l'implémentation dans les réseaux de portes programmables in-situ (field programmable gâte array, FPGA) indique qu'un décodeur parallèle peut atteindre un débit de 2 Gbit/sec.