Η συνεχής μείωση των διαστάσεων των ψηφιακών κυκλωμάτων σε συνδυασμό με την ολοένα αυξανόμενη πολυπλοκότητά τους, έχει οδηγήσει στην απαίτηση για αξιοπιστία και συνεπώς στην εφαρμογή τεχνικών ελέγχου για την εξασφάλιση της ορθής λειτουργίας τους. Οι βασικοί τρόποι εφαρμογής του ελέγχου σε ένα κύκλωμα μετά την κατασκευή του και την τοποθέτησή του στη συσκευασία είναι ο εξωτερικός (off-chip – εξολοκλήρου χρήση εξωτερικού ελεγκτή ATE), ο BIST (Built-In Self Test – μηδενική χρήση ATE) και ο ενσωματωμένος (embedded – συνδυασμός χρήσης ATE με ενσωματωμένες δομές ελέγχου). Η συγκεκριμένη διπλωματική εργασία επικεντρώνεται στη χρήση του ενσωματωμένου ελέγχου και συγκεκριμένα σε μια κατηγορία αυτού που ονομάζεται εμφώλευση συνόλου δοκιμής (test set embedding) στην οποία το σύνολο δοκιμής ενσωματώνεται σε μια μεγαλύτερη ακολουθία καταστάσεων ενός κυκλώματος παραγωγής διανυσμάτων δοκιμής. Σε αυτή τη διπλωματική εργασία προτείνεται μια νέα μέθοδος για ενσωματωμένο έλεγχο που κάνει χρήση της ανατροφοδότησης (reseeding) για έλεγχο με χρήση ολισθητή γραμμικής ανάδρασης (LFSR). Η μέθοδος αυτή χρησιμοποιείται είτε σε απλές αρχιτεκτονικές ελέγχου με LFSR, είτε σε πολυφασικές αρχιτεκτονικές, πάντα για κυκλώματα με πολλαπλές αλυσίδες. Στην πολυφασική αρχιτεκτονική εκμεταλλευόμαστε τις ακολουθίες από bits που εξάγονται από διάφορες βαθμίδες ενός LFSR, το οποίο χρησιμοποιείται για την παραγωγή διανυσμάτων δοκιμής, για να κωδικοποιήσουμε το σετ ελέγχου της υπό δοκιμή λειτουργικής μονάδας. Παρουσιάζεται ένας νέος αλγόριθμος, ο οποίος περιλαμβάνει τέσσερα κριτήρια για την αποδοτική επιλογή νέων αρχικών καταστάσεων και των βαθμίδων του LFSR. Τέλος παρουσιάζεται και μια μεθοδολογία μείωσης του μήκους της παραγόμενης ακολουθίας δοκιμής. Στη συνέχεια και για να συγκρίνουμε τα αποτελέσματα που εξάγονται από την παραπάνω μέθοδο υλοποιήθηκε μια νέα τεχνική που έχει προταθεί πρόσφατα στη βιβλιογραφία. Η μέθοδος αυτή καλείται REusing Scan chains for test Pattern decompressIoN (RESPIN) και έχει κύριο χαρακτηριστικό την εμφώλευση του συνόλου δοκιμής. Σύμφωνα με τη μέθοδο αυτή η αποσυμπίεση των διανυσμάτων που ελέγχουν μια λειτουργική μονάδα γίνεται με τη χρήση αλυσίδων ελέγχου μιας δεύτερης λειτουργικής μονάδας που βρίσκεται μέσα στο chip και που τη στιγμή του ελέγχου είναι σε αδρανή κατάσταση. Έπειτα από εκτενή σύγκριση των δυο προαναφερθέντων τεχνικών καθώς και άλλων τεχνικών που αναφέρονται στη βιβλιογραφία καταλήξαμε στο συμπέρασμα ότι ο συνδυασμός του αλγόριθμου επιλογής νέων αρχικών καταστάσεων ενός LFSR με την τεχνική μείωσης των ακολουθιών ελέγχου αποτελεί ελκυστική λύση και παρέχει καλύτερα αποτελέσματα τόσο ως προς το πλήθος των δεδομένων που αποθηκεύονται στο ΑΤΕ, όσο και ως προς το μήκος των ακολουθιών δοκιμής. / The continual reduction of digital systems’ size in combination to the increase of their complexity, leads to the need of reliability. Consequently it is necessary to apply testing techniques in order to ensure the right functionality. The ways to apply the testing in an in package circuit is the external (off-chip – total use of the external ATE), the BIST (Built-In Self Test – no use of ATE) and the embedded (use of external ATE in combination to embedded test structures). This diploma thesis focus in the embedded testing and particular in test set embedding. In this technique the test set is embodied in a larger state sequence of a test pattern generator circuit. In this diploma thesis we suggest a new method of embedded testing which uses the reseeding of a LFSR. This method is used either in simple architectures with LFSR, or in multiphase architectures, always for circuits with multiple scan chains. In the multiphase architecture we take advantage of the sequence of bits that are driven by the various stages of a LFSR, which is used to generate test patterns, in order to embody the test set of the circuit under test. We present a new algorithm, which include four standards for the efficient selection of new seeds and states of the LFSR. Finally, we present a new method for test sequence length reduction. After that and in order to compare the results of the above method we implement a new technique, which has been suggested recently in the bibliography. This method is called REusing Scan chains for test Pattern decompressIoN (RESPIN) and its main characteristic is the test set embedding. According to this method, the decompression of test patterns is accomplished using the scan chains of another on-chip module, which is in idle state during the test. After a thorough comparison of these two techniques we conclude that the combination of the seed selection algorithm with the test sequence length reduction technique comprise an attractive solution and gives better results for the amount of data to be stored in the external ATE and for the test sequence length.

In this paper a test set embedding based on accumulator driven by an odd additive constant is presented. The problem is formulated around finding the location of the test pattern in the sequence generated by the accumulator, given a odd constant C and test set T, in terms of linear Diophantine equation of two variables. We show that the search space for finding the best constant corresponding to the shortest length, is greatly reduced. Experimental results show a significant improvement in run time with practically acceptable test length.

Η διατριβή ασχολείται με το αντικείμενο του ελέγχου ορθής λειτουργίας κυκλωμάτων κατά τον οποίο λαμβάνεται υπόψη και η συμπεριφορά ως προς την κατανάλωση ισχύος. Οι τεχνικές που προτείνονται αφορούν α) τη συμπίεση ενός συνόλου δοκιμής σε περιβάλλον ενσωματωμένου ελέγχου με χρήση εξωτερικών ελεγκτών, β) την εμφώλευση διανυσμάτων δοκιμής σε περιβάλλον ενσωματωμένου ελέγχου και γ) τη μείωση της κατανάλωση ισχύς και ενέργειας σε περιβάλλον εξωτερικού ελέγχου. Η συμπίεση των δεδομένων βασίζεται στην παρατήρηση ότι ένα διάνυσμα δοκιμής μπορεί να παραχθεί από το προηγούμενό του με την αντικατάσταση κάποιων τμημάτων του. Μεγαλύτερη συμπίεση επιτυγχάνεται όταν γίνει αναδιαταξή διανυσμάτων και αναδιάταξη των φλιπ-φλοπ της αλυσίδας ανίχνευσης. Αν η αναδιάταξη των φλιπ-φλοπ γίνει με βάση τη συχνότητα αλλαγών κατάστασης γειτονικών φλιπ-φλοπ τότε επιτυγχάνεται και μείωση της κατανάλωσης ισχύος. Όσον αφορά τις τεχνικές ενσωματωμένου αυτοελέγχου, μελετήθηκε το πρόβλημα της εμφώλευσης διανυσμάτων δοκιμής. Προτάθηκαν αποδοτικά κυκλώματα παραγωγής διανυσμάτων δοκιμής βασισμένα σε ολισθητές γραμμικής ανάδρασης και δέντρα πυλών XOR και σε ολισθητές συνδυασμένους με δέντρα πυλών OR. Όταν τα κυκλώματα υπό έλεγχο είναι κανονικής μορφής όπως είναι οι αθροιστές του αριθμητικού συστήματος υπολοίπων, προτείνονται κυκλώματα που εκμεταλεύονται την κανονική μορφή του συνόλου δοκιμής. Τέλος, σε περιβάλλον εξωτερικού ελέγχου, προτείνονται μέθοδοι αναδιάταξης διανυσμάτων δοκιμής με επανάληψη διανυσμάτων που μειώνουν την κατανάλωση. Οι μέθοδοι αυτές βασίζονται στην επιλογή των κατάλληλων ελάχιστων γεννητικών δέντρων και στη μετατροπή των κατάλληλων επαναλαμβανόμενων διανυσμάτων επιτυγχάνοντας σημαντική μείωση στην κατανάλωση ενέργειας, στη μέση και στη μέγιστη κατανάλωση ισχύος. / The dissertation is focused on VLSI testing while power dissipation is also taken into account. The techniques proposed are: a) test data compression in an embedded test environment, b) test set embedding in a built-in self test environment and c) reduction in test power dissipation in an external testing environment. Test data compression is based on the observation that a test vector can be produced from the previous one by replacing some parts of the previous vector with new parts of the current vector. The compression is even higher when the test vectors are ordered and scan cell reordering is also performed. If the scan cell reordering is based on a transition frequency approach then reduction in power dissipation is also achieved. In the case of built-in self test the problem of test set embedding was studied and efficient circuits based on linear feedback shift registers combined with XOR trees or shift registers combined with OR trees were proposed. If the circuits have a regular structure, such as the structure of residue number system adders, then a circuit taking advantage of the regular form of the test set can be derived. Finally, when external testing is considered, we proposed test vector ordering with vector repetition methods, which reduce power consumption. The methods are based on the selection of the appropriate minimum spanning trees and through the modification of the repeated vectors they achieve considerable savings in energy, average and peak power dissipation.

Η μεταπτυχιακή αυτή εργασία μπορεί να χωριστεί σε δύο λογικά μέρη (Μέρος Α’ και Μέρος Β’). Το πρώτο μέρος αφορά τον έλεγχο ορθής λειτουργίας ψηφιακών κυκλωμάτων χρησιμοποιώντας το μοντέλο των Μεταβατικών (Transient) σφαλμάτων και πιο συγκεκριμένα περιλαμβάνει την μελέτη για το μοντέλο, τρόπο λειτουργίας και την υλοποίηση ενός Εξομοιωτή Μεταβατικών Σφαλμάτων (Transition Faults Simulator). Ο εξομοιωτής σφαλμάτων αποτελεί το πιο σημαντικό μέρος της αλυσίδας εργαλείων που απαιτούνται για τον σχεδιασμό και εφαρμογή τεχνικών ελέγχου ορθής λειτουργίας και η ύπαρξη ενός τέτοιου εργαλείου επιτρέπει την μελέτη νέων τεχνικών ελέγχου κάνοντας χρήση του Μεταβατικού μοντέλου σφαλμάτων. Το δεύτερο μέρος της εργασίας συνοψίζει την μελέτη που πραγματοποιήθηκε για την δημιουργία ενός νέου αλγόριθμου επιλογής διανυσμάτων ελέγχου στην περίπτωση των Test Set Embedding τεχνικών ελέγχου. Ο αλγόριθμος επιτυγχάνει σημαντικές μειώσεις τόσο στον όγκο των απαιτούμενων δεδομένων που είναι απαραίτητο να αποθηκευτούν για την αναπαραγωγή του ελέγχου, σε σχέση με τις κλασικές προσεγγίσεις ελέγχου, όσο και στο μήκος των απαιτούμενων ακολουθιών ελέγχου που εφαρμόζονται στο υπό-έλεγχο κύκλωμα σε σχέση με προγενέστερους Test Set Embedding αλγορίθμους. Στο τέλος του μέρους Β’ προτείνεται μία αρχιτεκτονική για την υλοποίηση του αλγόριθμου σε Built-In Self-Test περιβάλλον ελέγχου ορθής λειτουργίας ακολουθούμενη από την εκτίμηση της απόδοσης αυτής και σύγκριση της με την καλύτερη ως τώρα προτεινόμενη αρχιτεκτονική που υπάρχει στην βιβλιογραφία (Βλέπε Παράρτημα Α). / The thesis consists of two basic parts that apply in the field of VLSI testing of integrated circuits. The first one concludes the work that has been done in the field of VLSI testing using the Transient Fault model and more specifically, analyzes the model and the implementation of a Transition Fault Simulator. The transient fault model moves beyond the scope of the simple stuck-at fault model that is mainly used in the literature, by introducing the concept of time and therefore enables the testing techniques to be more precise and closer to reality. Furthermore, a fault simulator is probably the most important part of the tool chain that is required for the design, implementation and study of vlsi testing techniques and therefore having such a tool available, enables the study of new testing techniques using the transient fault model. The second part of the thesis summaries the study that took place for a new technique that reduces the test sequences of reseeding-based schemes in the case of Test Set Embedding testing techniques. The proposed algorithm features significant reductions in both the volumes of test data that are required to be stored for the precise regeneration of the test sequences, and the length of test vector sequences that are applied on the circuit under test, in comparison to the classical proposed test techniques that are available in the literature. In addition to the algorithm, a low hardware overhead architecture for implementing the algorithm in Built-in Self-Test environment is presented for which the imposed hardware overhead is confined to just one extra bit per seed, plus one, very small, extra counter in the scheme’s control logic. In the end of the second part, the proposed architecture is compared with the best so far proposed architecture available in the literature (see Appendix A)