Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica / Made available in DSpace on 2012-10-23T10:53:31Z (GMT). No. of bitstreams: 1 247993.pdf: 2899393 bytes, checksum: 19b7879b0ad6513981437e9ffb46ca82 (MD5) / O presente trabalho propõe um multiplicador operando em quarto quadrantes baseado em células que exploram a relação existente entre a corrente de saturação de um transistor MOS e a transcondutância de fonte. A vantagem da topologia proposta é simplicidade, operação com baixa potência, alta linearidade e corrente de saída com baixa sensibilidade dentro de uma mesma geração tecnológica. Os resultados de simulação associados aos experimentais demonstram a viabilidade da topologia escolhida para operação em baixa potência e baixa-tensão. A funcionalidade do sistema foi verificada através de simulação e da extração de parâmetros do protótipo implementado em tecnologia TSMC 0.35 m. Os resultados experimentais conseguidos com o protótipo indicam consumo de 1 mA, largura de banda de 1MHz e distorção harmônica total de 1% para uma corrente de entrada de 80 % do seu valor máximo sendo que a área de silício ocupada pelo multiplicador foi ao redor de 10.000 m2.

Este trabalho apresenta o LIT, uma ferramenta de auxílio ao projeto de circuitos integrados analógicos que utiliza a técnica da associação trapezoidal de transistores (TAT) sobre uma matriz digital pré-difundida. A principal característica é a conversão de cada transistor simples de um circuito analógico em uma associação TAT equivalente, seguido da síntese automática do leiaute da associação séria-paralela de transistores. A ferramenta é baseada na matriz SOT (sea-of-transistors), cuja arquitetura é voltada para o projeto de circuitos digitais. A matriz é formada somente por transistores unitários de canal curto de dimensões fixas. Através da técnica TAT, entretanto, é possível criar associações série-paralelas cujo comportamento DC aproxima-se dos transistores de dimensões diferentes dos unitários. O LIT é capaz de gerar automaticamente o leiaute da matriz SOT e dos TATs, além de células analógicas básicas, como par diferencial e espelho de corrente, respeitando as regras de casamento de transistores. O cálculo dos TATs equivalentes também é realizado pela ferramenta. Ela permite a interação com o usuário no momento da escolha da melhor associação. Uma lista de possíveis associações é fornecida, cabendo ao projetista escolher a melhor. Além disso, foi incluído na ferramenta um ambiente gráfico para posicionamento das células sobre a matriz e um roteador global automático. Com isso, é possível realizar todo o fluxo de projeto de um circuito analógico com TATs dentro do mesmo ambiente, sem a necessidade de migração para outras ferramentas. Foi realizado também um estudo sobre o cálculo do TAT equivalente, sendo que dois métodos foram implementados: aproximação por resistores lineares (válida para transistores unitários de canal longo) e aproximação pelo modelo analítico da corrente de dreno através do modelo BSIM3. Três diferentes critérios para a escolha da melhor associação foram abordados e discutidos: menor diferença de corrente entre o TAT e o transistor simples, menor número de transistores unitários e menor condutância de saída. Como circuito de teste, foi realizado o projeto com TATs de um amplificador operacional de dois estágios (amplificador Miller) e a sua comparação com o mesmo projeto utilizando transistores full-custom. Os resultados demonstram que se pode obter bons resultados usando esta técnica, principalmente em termos de desempenho em freqüência. A contribuição da ferramenta LIT ao projeto de circuitos analógicos reside na redução do tempo de projeto, sendo que as tarefas mais suscetíveis a erro são automatizadas, como a geração do leiaute da matriz e das células e o roteamento global. O ambiente de projeto, totalmente gráfico, permite que mesmo projetistas analógicos menos experientes realizem projetos com rapidez e qualidade. Além disso, a ferramenta também pode ser usada para fins educacionais, já que as facilidades proporcionadas ajudam na compreensão da metodologia de projeto.

Este trabalho apresenta um estudo, implementação e simulação de geradores de sinais analógicos usando-se circuitos digitais, em forma de CORE, integrando-se este com o microprocessador Risco. As principais características procuradas no gerador de sinais são: facilidade de implementação em silício, programabilidade tanto em freqüência quanto em amplitude, qualidade do sinal e facilidade de integração com um microprocessador genérico. Foi feito um estudo sobre a geração convencional de sinais analógicos, dando-se ênfase em alguns tipos específicos de circuitos como circuitos osciladores sintonizados, multivibradores, geradores de sinais triangulares e síntese de freqüência digital direta. Foi feito também um estudo sobre conversão digital-analógica, onde foram mostrados alguns tipos básicos de conversores D/A. Além disso foram abordadas questões como a precisão desses conversores, tipos digitais de conversores digitalanalógico, circuitos geradores de sinais e as fontes mais comuns de erros na conversão D/A. Dando-se ênfase a um tipo específico de conversor D/A, o qual foi utilizado nesse trabalho, abordou-se a questão da conversão sigma-delta, concentrando-se principalmente no ciclo de formatação de ruído. Dentro desse assunto foram abordados o laço sigma-delta, as estruturas de realimentação do erro, estruturas em cascata, e também o laço quantizador. Foram abordados vários circuitos digitais capazes de gerar sinais analógicos, principalmente senóides. Além de geradores de senóides simples, também se abordou a geração de sinais multi-tom, geração de outros tipos de sinais baseando-se no gerador de senóides e também foi apresentado um gerador de funções. Foram mostradas implementações e resultados dessas. Iniciando-se pelo microprocessador Risco, depois o gerador de sinais, o teste deste, a integração do microprocessador com o gerador de sinais e finalmente a implementação standard-cell do leiaute desse sistema. Por fim foram apresentadas conclusões, comentários e sugestões de trabalhos futuros baseando-se no que foi visto e implementado nesse trabalho.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-graduação em Engenharia Elétrica / Made available in DSpace on 2013-07-16T03:26:10Z (GMT). No. of bitstreams: 1 244813.pdf: 913088 bytes, checksum: 89bfa145e4c1a349c1c637770de5e92f (MD5) / Esta dissertação apresenta o projeto de um circuito Prescaler Dual-Modulus 8/9 (PDM), projetado para a tecnologia TSMC 0.18um, cujo interesse principal é o ultra-baixo consumo de potência. Serão apresentadas duas propostas de PDM, uma com o total objetivo de se obter o menor consumo, e outra com uma proposta de se obter uma freqüência de funcionamento máximo, porém sem perder o compromisso com o baixo consumo. Esta segunda proposta de PDM deve-se ao fato de serem largamente usados em circuitos PLL, onde se exige aplicações em freqüências mais elevadas. O regime de funcionamento dos transistores é de inversão fraca. Operando neste regime, se tornam muito susceptíveis a quaisquer variações dos parâmetros tecnológicos, tanto intrachip quanto interchip. Como solução, é realizado um estudo de três topologias de circuitos compensadores e proposta uma quarta topologia. Esta topologia proposta visa expandir a faixa de tensão de alimentação, a qual os transistores possam suportar sem que haja o risco de danificá-los. A compensação será feita através da técnica de polarização do substrato e do poço dos transistores, de modo que a tensão de polarização possa corrigir qualquer variação de Vt, Vdd ou até mesmo da temperatura. Foram utilizados simuladores de circuitos elétricos para obtenção dos resultados, e estes confirmaram os resultados satisfatórios dos projetos propostos. This dissertation presents the design of a Prescaler Dual-Modulus (PDM) circuit, designed for TSMC 0.18um technology, whose main interest is ultra-low power consumption. Two proposals for PDM's will be presented, one with the objective of obtaining ultra-low power consumption, and the other one with the aim of obtaining a higher maximum frequency, however without compromising the low power consumption. PDM circuits have a potencially wide use in PLL circuits, which demands appliance in high frequencies. The operation of the transistors is weak inversion. Operating in this regimen, they become very susceptible to any variations in the technological parameters, both intrachip and interchip. A solution, a study of three topologies of compensating circuits was carried out, and a fourth topology was proposed. This proposed topology aims at expanding the range of voltage supported by the transistors without a risk of damaging them. The compensation will be carried out through the technique of bulk bias of the transistors, in such a way the bias voltage can correct any variation in Vt, Vdd or even the temperature. Circuits simulators were used to obtain the results, and they were found to be very satisfactory.

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia de Automação e Sistemas, Florianópolis, 2016. / Made available in DSpace on 2017-05-23T04:10:14Z (GMT). No. of bitstreams: 1 345231.pdf: 9548916 bytes, checksum: 8d41b495c44f19df25a19bfa13d74723 (MD5) Previous issue date: 2016 / Abstract : The evolution of CMOS technology made possible integrated circuits with billions of transistors assembled into a single silicon chip, giving rise to the jargon Very-Large-Scale Integration (VLSI). The required clock frequency affects the performance of a VLSI circuit and induces timing constraints that must be properly handled by synthesis tools. During the physical synthesis of VLSI circuits, several optimization techniques are used to iteratively reduce the number of timing violations until the target clock frequency is met. The dramatic increase of interconnect delay under technology scaling represents one of the major challenges for the timing closure of modern VLSI circuits. In this scenario, effective interconnect synthesis techniques play a major role. That is why this thesis targets two timing optimization problems for effective interconnect synthesis: Incremental Timing-Driven Placement (ITDP) and Incremental Timing-Driven Layer Assignment (ITLA). For solving the ITDP problem, this thesis proposes a new Lagrangian Relaxation formulation that minimizes timing violations for both setup and hold timing constraints. This work also proposes a netbased technique that uses Lagrange multipliers as net-weights, which are dynamically updated using an accurate timing analyzer. The netbased technique makes use of a novel discrete search to relocate cells by employing the Euclidean distance to define a proper neighborhood. For solving the ITLA problem, this thesis proposes a network flow approach that handles simultaneously critical and non-critical segments, and exploits a few flow conservation conditions to extract timing information for each net segment individually, thereby enabling the use of an external timing engine. The experimental validation using benchmark suites derived from industrial circuits demonstrates the effectiveness of the proposed techniques when compared with state-of-the-art works.<br> / A evolução da tecnologia CMOS viabilizou a fabricação de circuitos integrados contendo bilhões de transistores em uma única pastilha de silício, dando origem ao jargão Very-Large-Scale Integration (VLSI). A frequência-alvo de operação de um circuito VLSI afeta o seu desempenho e induz restrições de timing que devem ser manipuladas pelas ferramentas de síntese. Durante a síntese física de circuitos VLSI, diversas técnicas de otimização são usadas para iterativamente reduzir o número de violações de timing até que a frequência-alvo de operação seja atingida. O aumento dramático do atraso das interconexões devido à evolução tecnológica representa um dos maiores desafios para o fluxo de timing closure de circuitos VLSI contemporâneos. Nesse cenário, técnicas de síntese de interconexão eficientes têm um papel fundamental. Por este motivo, esta tese aborda dois problemas de otimização de timing para uma síntese eficiente das interconexões de um circuito VLSI: Incremental Timing-Driven Placement (ITDP) e Incremental Timing-Driven Layer Assignment (ITLA). Para resolver o problema de ITDP, esta tese propõe uma nova formulação utilizando Relaxação Lagrangeana que tem por objetivo a minimização simultânea das violações de timing para restrições do tipo setup e hold. Este trabalho também propõe uma técnica que utiliza multiplicadores de Lagrange como pesos para as interconexões, os quais são atualizados dinamicamente através dos resultados de uma ferramenta de análise de timing. Tal técnica realoca as células do circuito por meio de uma nova busca discreta que adota a distância Euclidiana como vizinhança.Para resolver o problema de ITLA, esta tese propõe uma abordagem em fluxo em redes que otimiza simultaneamente segmentos críticos e não-críticos, e explora algumas condições de fluxo para extrair as informações de timing para cada segmento individualmente, permitindo assim o uso de uma ferramenta de timing externa. A validação experimental, utilizando benchmarks derivados de circuitos industriais, demonstra a eficiência das técnicas propostas quando comparadas com trabalhos estado da arte.

Este trabalho descreve uma ferramenta de implementação automática, o Gerador de Partes Operativas. A ferramenta encontra-se inserida em uma metodologia de projeto, que por sua vez é voltada para uma certa classe de circuitos. Primeiramente, é estuda a metodologia, assim como são tecidas considerações em relação ao projeto automático de sistemas. A busca de modelos de sistemas digitais eficientes, sua formalização e uma proposta de método de implementação são também abordados. Através de estudos em relação a diferentes implementações de algoritmos em silício surge a realização de diferentes circuitos, que serão a base da ferramenta. Finalmente, é apresentada a ferramenta, que tem como características básicas a independência de tecnologia, a parametrização elétrica e topològica e a avaliação elétrica embutida. Os procedimentos que lograram atingir estas características são detalhados, apresentando-se exemplos de utilização da ferramenta. / This work describes an automatic implementati n tool, the Gerador de Partes Operativas (data path generator). The tool belongs to a design methodology, which is tuned to a certain class of circuit. The methodology used is studies, and some considerations over the implementation problem are apresented. The search for efficient digital systems models is also studied, and a proposition for thelr automatic imp lementation is formalized. Different implementations of algorithms in silicon lead to different circuits, whose study Is the base for this tool. Finally, the tool it self is showed, having independence, electrical and compositional parameters and an embbebed electrical evaluator. The steps used to reach these features are shown, as well as examples of the use of the tool.

Este trabalho apresenta o LIT, uma ferramenta de auxílio ao projeto de circuitos integrados analógicos que utiliza a técnica da associação trapezoidal de transistores (TAT) sobre uma matriz digital pré-difundida. A principal característica é a conversão de cada transistor simples de um circuito analógico em uma associação TAT equivalente, seguido da síntese automática do leiaute da associação séria-paralela de transistores. A ferramenta é baseada na matriz SOT (sea-of-transistors), cuja arquitetura é voltada para o projeto de circuitos digitais. A matriz é formada somente por transistores unitários de canal curto de dimensões fixas. Através da técnica TAT, entretanto, é possível criar associações série-paralelas cujo comportamento DC aproxima-se dos transistores de dimensões diferentes dos unitários. O LIT é capaz de gerar automaticamente o leiaute da matriz SOT e dos TATs, além de células analógicas básicas, como par diferencial e espelho de corrente, respeitando as regras de casamento de transistores. O cálculo dos TATs equivalentes também é realizado pela ferramenta. Ela permite a interação com o usuário no momento da escolha da melhor associação. Uma lista de possíveis associações é fornecida, cabendo ao projetista escolher a melhor. Além disso, foi incluído na ferramenta um ambiente gráfico para posicionamento das células sobre a matriz e um roteador global automático. Com isso, é possível realizar todo o fluxo de projeto de um circuito analógico com TATs dentro do mesmo ambiente, sem a necessidade de migração para outras ferramentas. Foi realizado também um estudo sobre o cálculo do TAT equivalente, sendo que dois métodos foram implementados: aproximação por resistores lineares (válida para transistores unitários de canal longo) e aproximação pelo modelo analítico da corrente de dreno através do modelo BSIM3. Três diferentes critérios para a escolha da melhor associação foram abordados e discutidos: menor diferença de corrente entre o TAT e o transistor simples, menor número de transistores unitários e menor condutância de saída. Como circuito de teste, foi realizado o projeto com TATs de um amplificador operacional de dois estágios (amplificador Miller) e a sua comparação com o mesmo projeto utilizando transistores full-custom. Os resultados demonstram que se pode obter bons resultados usando esta técnica, principalmente em termos de desempenho em freqüência. A contribuição da ferramenta LIT ao projeto de circuitos analógicos reside na redução do tempo de projeto, sendo que as tarefas mais suscetíveis a erro são automatizadas, como a geração do leiaute da matriz e das células e o roteamento global. O ambiente de projeto, totalmente gráfico, permite que mesmo projetistas analógicos menos experientes realizem projetos com rapidez e qualidade. Além disso, a ferramenta também pode ser usada para fins educacionais, já que as facilidades proporcionadas ajudam na compreensão da metodologia de projeto.

Este trabalho apresenta um estudo, implementação e simulação de geradores de sinais analógicos usando-se circuitos digitais, em forma de CORE, integrando-se este com o microprocessador Risco. As principais características procuradas no gerador de sinais são: facilidade de implementação em silício, programabilidade tanto em freqüência quanto em amplitude, qualidade do sinal e facilidade de integração com um microprocessador genérico. Foi feito um estudo sobre a geração convencional de sinais analógicos, dando-se ênfase em alguns tipos específicos de circuitos como circuitos osciladores sintonizados, multivibradores, geradores de sinais triangulares e síntese de freqüência digital direta. Foi feito também um estudo sobre conversão digital-analógica, onde foram mostrados alguns tipos básicos de conversores D/A. Além disso foram abordadas questões como a precisão desses conversores, tipos digitais de conversores digitalanalógico, circuitos geradores de sinais e as fontes mais comuns de erros na conversão D/A. Dando-se ênfase a um tipo específico de conversor D/A, o qual foi utilizado nesse trabalho, abordou-se a questão da conversão sigma-delta, concentrando-se principalmente no ciclo de formatação de ruído. Dentro desse assunto foram abordados o laço sigma-delta, as estruturas de realimentação do erro, estruturas em cascata, e também o laço quantizador. Foram abordados vários circuitos digitais capazes de gerar sinais analógicos, principalmente senóides. Além de geradores de senóides simples, também se abordou a geração de sinais multi-tom, geração de outros tipos de sinais baseando-se no gerador de senóides e também foi apresentado um gerador de funções. Foram mostradas implementações e resultados dessas. Iniciando-se pelo microprocessador Risco, depois o gerador de sinais, o teste deste, a integração do microprocessador com o gerador de sinais e finalmente a implementação standard-cell do leiaute desse sistema. Por fim foram apresentadas conclusões, comentários e sugestões de trabalhos futuros baseando-se no que foi visto e implementado nesse trabalho.

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2016. / Made available in DSpace on 2016-04-26T04:01:30Z (GMT). No. of bitstreams: 1 339522.pdf: 5276889 bytes, checksum: 1c8809fca9cd8396d3e389f6547afc44 (MD5) Previous issue date: 2016 / Os acoplamentos indutivos têm sido amplamente estudados para a transferência de energia sem-fio aos dispositivos médicos implantados e às etiquetas de identificação por radiofrequência, entre outros. Com a aparição de novos paradigmas como a ?Internet das coisas?, fica evidente a necessidade de miniaturizar os receptores de energia sem-fio. Essa miniaturização é ainda mais relevante no caso dos implantes médicos, porque ela visa à redução dos riscos para a saúde do paciente. Esta tese procurou uma solução que é natural no quesito de miniaturização: a implementação de um receptor de energia sem-fio completamente integrado na tecnologia CMOS.Na busca pela miniaturização foi definida a eficiência como objetivo principal do projeto. Por esse motivo, a primeira parte da tese é dedicada a estudar as escolhas que otimizam a eficiência em acoplamentos indutivos. Inicialmente, esse estudo é feito com indutores planares fabricados sobre placas de circuito impresso. São apresentados modelos para o indutor e para o acoplamento indutivo. Com base nesses modelos é proposta uma metodologia de projeto através de programação geométrica. O resultado mostra quais devem ser a frequência de operação e as dimensões dos indutores para uma determinada distância entre eles. Esses resultados são verificados através de simulações eletromagnéticas e também experimentalmente.Depois é apresentado o projeto do receptor de energia sem-fio. Esse projeto esteve focado em dois aspectos: a otimização da eficiência e a possibilidade de ser testado verdadeiramente sem-fio. Quanto à eficiência, a principal variável a ser otimizada é o fator de qualidade do indutor integrado. O indutor projetado e fabricado apresenta um fator de qualidade de 20,8 em 990 MHz, o qual é verificado experimentalmente através de um método sem-contato. Esse fator de qualidade é considerado alto para um indutor integrado em tecnologia CMOS convencional. A carga do receptor é projetada especialmente para o teste e consiste em um oscilador que converte a tensão de alimentação em uma variação da frequência. Essa frequência modula a portadora, sendo que essa informação pode ser percebida na entrada do indutor primário. Com esse método é possível estimar a eficiência do sistema sem usar fios conectados ao chip receptor. O receptor é fabricado em um chip de 1,5 mm X 1,5 mm, enquanto o indutor transmissor é impresso em uma placa de FR4. A eficiência do acoplamento, quando o indutor primário tem um diâmetro médio de 22 mm e uma distância de 15 mm do receptor, foi medida como sendo -25,4 dB na frequência de 986 MHz. Considerando as características do receptor: implementação monolítica, área do chip, eficiência do acoplamento e distância, o sistema projetado apresenta o melhor desempenho reportado na literatura.Finalmente, é proposta uma metodologia de projeto para um amplificador de potência CMOS destinado a energizar o sistema projetado. Essa metodologia concilia o compromisso entre a resistência de condução e a capacitância de porta das chaves. A área ocupada é 1,5 mm2, maior parte dela é usada pelos pads e as largas ligações de metal. Simulações pós-layout mostram uma eficiência de potência de 58% quando entregados 25,1 dBm ao indutor primário.<br> / Abstract : Inductive links have been widely studied for wireless energy transfer to implanted medical devices and radiofrequency identification tags among others. With the development of new paradigms such as ?Internet of Things" it becomes evident the need for miniaturization of the wireless energy receivers. The miniaturization is even more relevant in the case of the medical implants, because it aims to reduce the risks on the patient health. This thesis was focused into a solution that is natural when talking about miniaturization: the implementation of a CMOS fully integrated wireless power receiver.On the path to miniaturization, the efficiency was defined as the main objective of the design. For that reason, the first part of this thesis is dedicated to study the choices that optimize the efficiency in inductive links. This study is done first with planar inductors manufactured on printed boards. Several models are presented for the inductor and the inductive link. Based on those models, it is proposed a design methodology using geometric programming. The results show the inductor dimensions and the operating frequency that optimize the efficiency for a given distance. The predicted values are verified through electromagnetic simulations and also experimentally.Next the design of the wireless power receiver is presented. Such design is focused on two aspects: the optimization of efficiency and the possibility of being truly wireless tested. Regarding efficiency, the main factor to be optimized is the quality factor of the integrated inductor. The designed and fabricated inductor has a quality factor of 20.8 at 990 MHz, which is experimentally verified using a contact-less method. That quality factor is considered high for an inductor integrated in a conventional CMOS process. The load of the receiver is designed specially for the test and it consists of an oscillator that converts the supply voltage into a frequency quantity. That frequency is used to modulate the carrier and that information can be perceived at the primary inductor input. With the proposed method it is possible to estimate the system efficiency without wires connected to the receiver chip. The receiver was implemented in a 1.5 mm X 1.5 mm chip, while the transmitter inductor is printed in a FR4 board. The link efficiency was measured when the primary inductor has an average diameter of 22 mm and with a distance of 15 mm from the receiver, resulting in -25.4 dB at the frequency of 986 MHz. Considering the characteristics of the receiver: monolithic implementation, chip area, link efficiency and distance to the transmitter, the designed wireless power transfer system exhibits a better performance than state-of-the-art systems.Finally, a design methodology is proposed for a CMOS power amplifier intended to drive the designed system. That methodology solves the trade-off between the ON-resistance and gate capacitance of the switches. The area occupied is 1.5 mm2, most of it is used by the pads and the wide interconnects. Post-layout simulations showed a power efficiency of 58% when delivering 25.1 dBm to the primary inductor of the wireless power transferring system.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica / Made available in DSpace on 2013-03-04T18:40:34Z (GMT). No. of bitstreams: 1 308809.pdf: 10651634 bytes, checksum: 9517f0a2ee3192dc539da1109dd368a5 (MD5) / O constante avanço na fabricação de circuitos integrados com a miniaturização da tecnologia, o aumento da frequência de operação e a diminuição da tensão de alimentação fazem deles cada vez mais sensíveis à radiação. A preocupação com a sensibilidade de circuitos integrados não é mais restrita a projetos de aplicações espaciais onde o ambiente é mais hostil quanto à radiação. Circuitos fabricados com tecnologias em escala nanométrica são potencialmente sensíveis a partículas que se encontram na atmosfera terrestre e até no nível do mar. A importância da tolerância a falhas em semicondutores existe desde quando anomalias foram observadas no comportamento de dispositivos operando no espaço. A larga presença de circuitos integrados em diversas áreas do nosso cotidiano faz com que técnicas de tolerância a falhas ganhem importância também para aplicações terrestres. Desse modo, formas eficientes de avaliação dessas técnicas de tolerância a falhas são essenciais para lidar com essa demanda. É importante que essa avaliação possa ser realizada em etapas iniciais do projeto de circuitos integrados tolerantes à radiação de forma a reduzir o custo com locação de instalações que utilizam equipamentos de radiação induzida para verificação. Nesse contexto, o trabalho de dissertação apresenta um estudo sobre diferentes técnicas de injeção de falhas. Além do estudo, foi desenvolvida uma plataforma de emulação de soft errors (PLAESER) visando a análise experimental de técnicas de tolerância a falhas. A plataforma PLAESER provê suporte ao fluxo proposto para avaliação de técnicas de tolerância a falhas em fase inicial do projeto de circuitos robustos através da prototipação rápida em FPGAs. Os resultados obtidos com os casos de teste utilizados procuram mostrar o emprego do fluxo proposto para análise de técnicas de tolerância a falhas. / The continuous improvements in the integrated circuits manufacture process considering the miniaturization of technology, increase of clock frequencies and limitation of power supply, make them more susceptible to radiation. The concern with circuit sensitivity is no longer restricted to space applications, in harsh environment. Integrated circuits manufactured with nanometric technologies are potentially sensitive to particles present in the atmosphere and also at the sea level. Fault tolerance strategies applied to semiconductors have been around since upsets were first experienced in space applications. The large usage of integrated circuits in several areas of everyday life makes fault tolerance techniques important also for terrestrial applications. Therefore, efficient hardness evaluation solutions are essential to deal with this demand. Such evaluation is important and should be performed earlier in hardened integrated circuit designs in order to reduce costs with rental of radiation facilities. In this context, this work presents a evaluation of different fault injection techniques. Moreover, a soft error emulation platform (PLAESER) has been developed in order to analyze fault tolerance techniques experimentally. PLEASER gives support to the flow proposed to evaluate fault tolerance techniques earlier in hardened circuit designs through rapid prototyping. The results obtained with the selected test cases show the employment of the proposed flow to analyze fault tolerance techniques.