Cette thèse s'inscrit dans le contexte de l'intégration tridimensionnelle des dispositifs électroniques. Parmi les différentes techniques permettant d'assembler à la fois mécaniquement et électriquement les puces empilées, le collage direct de surfaces mixtes Cu-SiO2 représente l'option la plus prometteuse à ce jour. En effet, cette méthode permet d'atteindre la densité d'interconnexions de 106/cm² visée par l'industrie, tout en offrant une faible résistivité de contact et une excellente fiabilité. L'objectif de ce travail est de démontrer la compatibilité du procédé de collage direct hybride Cu-SiO2 avec des intégrations et des architectures proches de circuits réels. Dans ce but, des véhicules de tests intégrant des structures de cuivre à deux et quatre niveaux d'interconnexions ont été conçus spécifiquement. De plus, des simulations par éléments finis du procédé collage direct ont été développées au sein du logiciel Abaqus. Dans un premier temps, le procédé de collage direct puce-à-plaque en 200 et 300 mm est validé. Des caractérisations morphologiques et électriques montrent que cette méthode d'assemblage ne dégrade pas l'intégrité et les performances de structures de tests à deux niveaux par rapport à une intégration plaque-à-plaque. Par ailleurs, des tests de cyclage thermique confirment l'excellente robustesse mécanique des empilements. La deuxième partie de cette thèse s'intéresse à la caractérisation de la morphologie, des performances électriques et de la fiabilité de structures de tests à quatre niveaux d'interconnexions. Dans ce cas, l'architecture plaque-à-plaque en 200 mm des véhicules de tests se veut proche d'une intégration industrielle. Les diverses observations par microscopie électronique à balayage et en transmission indiquent une excellente qualité de collage des interfaces Cu/Cu et SiO2/SiO2. Par ailleurs, les mécanismes de formation des cavités nanométriques à l'interface Cu/Cu et le phénomène de diffusion du cuivre dans la silice sont investigués. Les caractérisations électriques révèlent des rendements de fonctionnement supérieurs à 95 % ainsi que des écarts types inférieurs à 3 % après recuit à 200 ou 400 °C. Enfin, les études de fiabilité incluant des tests de stockage en chaleur humide, de cyclage thermique, de stockage en température et d'électromigration attestent de la résistance à la corrosion et de la robustesse mécanique de cette intégration. Pour finir, les simulations par éléments finis indiquent que les interactions cohésives à l'interface de collage, combinées à la dilatation thermique du cuivre pendant le recuit, assistent significativement le processus de collage de surfaces de cuivre incurvées par sur-polissage. En outre, la déformation plastique macroscopique du cuivre semble avoir un effet néfaste sur le processus de scellement en freinant la propagation de l'onde de collage. / The context of this work is the three-dimensional integration of electronic devices. Among the various techniques allowing to assemble both mechanically and electrically stacked chips, the direct bonding of Cu-SiO2 mixed surfaces is the most promising option to date. Thanks to this method, the interconnection density of 106/cm² aimed by the industry is achievable, while providing a low contact resistivity and excellent reliability. The objective of this study is to demonstrate the compatibility of the direct hybrid bonding Cu-SiO2 process with integrations and architectures that mimic real circuits. For this purpose, test vehicles incorporating two-layer and four-layer copper test structures have been specifically designed. Furthermore, finite element simulations of the direct bonding process have been developed within the Abaqus software. First, the 200 and 300 mm chip-to-wafer direct bonding process is validated. Morphological and electrical characterizations show that this stacking method does not deteriorate the integrity and performances of two-layer test structures with respect to a wafer-to-wafer integration. Furthermore, thermal cycling tests confirm the excellent mechanical strength of the bonded dies. The second part of this work focuses on morphological, electrical and reliability characterizations of four-layer test structures. In this case, the 200 mm wafer-to-wafer architecture of the test vehicles is close to an industrial integration. The various observations conducted with scanning and transmission electron microscopy indicate an excellent bonding quality of Cu/Cu and SiO2/SiO2 interfaces. Furthermore, the formation mechanisms of cavities at the Cu/Cu interface and the copper diffusion phenomenon in the silica are investigated. Electrical characterizations show functional yields above 95 % and standard deviations below 3 % after annealing at 200 or 400 °C. Finally, reliability studies including unbiased HAST, thermal cycling, temperature storage and électromigration test prove the resistance to corrosion and the mechanical robustness of this integration. Finally, the finite element simulations indicate that the cohesive interactions at the bonding interface, combined with the thermal expansion of the copper during the annealing, significantly assist the bonding process of copper surfaces with a dishing effect. In addition, the macroscopic plastic deformation of the copper appears to have a detrimental effect on the sealing of the interface by slowing the propagation of the bonding wave.

Ever growing demands for portability and functionality have always governed the electronic technology innovations. IC downscaling with Moore s law at IC level and system miniaturization with System-On-Package (SOP) paradigm at system level, have resulted and will continue to result in ultraminiaturized systems with unprecedented functionality at reduced cost. However, system miniaturization poses several electrical and thermal challenges that demand innovative solutions including advanced materials, bonding and assembly techniques. Heterogeneous material and device integration for thermal structures and IC assembly are limited by the bonding technology and the electrical and thermal impedance of the bonding interfaces. Solder - based bonding technology that is prevalent today is a major limitation to future systems. The trend towards miniaturized systems is expected to drive downscaling of IC I/O pad pitches from 40µm to 1- 5µm in future. Solder technology imposes several pitch, processability and cost restrictions at such fine pitches. Furthermore, according to International Technology Roadmap for Semiconductors (ITRS-2006), the supply current in high performance microprocessors is expected to increase to 220 A by 2012. At such supply current, the current density will exceed the maximum allowable current density of solders. The intrinsic delay and electromigration in solders are other daunting issues that become critical at nanometer sized technology nodes. In addition, formation of intermetallics is also a bottleneck that poses significant mechanical issues. Similarly, thermal power dissipation is growing to unprecedented high with a projected power of 198 W by 2008 (ITRS 2006). Present thermal interfaces are not adequate for such high heat dissipation. Recently, copper based thin film bonding has become a promising approach to address the abovementioned challenges. However, copper-copper direct bonding without using solders has not been studied thoroughly. Typically, bonding is carried out at 400oC for 30 min followed by annealing for 30 min. High thermal budget in such process makes it less attractive for integrated systems because of the associated process incompatibilities. Hence, there is a need to develop a novel low temperature copper to copper bonding process. In the present study, nanomaterials - based copper-to-copper bonding is explored and developed as an alternative to solder-based bonding. To demonstrate fine pitch bonding, the patterning of these nanoparticles is crucial. Therefore, two novel self-patterning techniques based on: 1.) Selective wetting and 2.) Selective nanoparticle deposition, are developed to address this challenge. Nanoparticle active layer facilitates diffusion and, thus, a reliable bond can be achieved using less thermal budget. Quantitative characterization of the bonding revealed good metallurgical bonding with very high bond strength. This has been confirmed by several morphological and structural characterizations. A 30-micron pitch IC assembly test vehicle is used to demonstrate fine pitch patternability and bonding. In conclusion, novel nanoparticle synthesis and patterning techniques were developed and demonstrated for low-impedance and low-cost electrical and thermal interfaces.

Cette thèse s'inscrit dans le contexte de l'intégration tridimensionnelle des dispositifs électroniques. Parmi les différentes techniques permettant d'assembler à la fois mécaniquement et électriquement les puces empilées, le collage direct de surfaces mixtes Cu-SiO2 représente l'option la plus prometteuse à ce jour. En effet, cette méthode permet d'atteindre la densité d'interconnexions de 106/cm² visée par l'industrie, tout en offrant une faible résistivité de contact et une excellente fiabilité. L'objectif de ce travail est de démontrer la compatibilité du procédé de collage direct hybride Cu-SiO2 avec des intégrations et des architectures proches de circuits réels. Dans ce but, des véhicules de tests intégrant des structures de cuivre à deux et quatre niveaux d'interconnexions ont été conçus spécifiquement. De plus, des simulations par éléments finis du procédé collage direct ont été développées au sein du logiciel Abaqus. Dans un premier temps, le procédé de collage direct puce-à-plaque en 200 et 300 mm est validé. Des caractérisations morphologiques et électriques montrent que cette méthode d'assemblage ne dégrade pas l'intégrité et les performances de structures de tests à deux niveaux par rapport à une intégration plaque-à-plaque. Par ailleurs, des tests de cyclage thermique confirment l'excellente robustesse mécanique des empilements. La deuxième partie de cette thèse s'intéresse à la caractérisation de la morphologie, des performances électriques et de la fiabilité de structures de tests à quatre niveaux d'interconnexions. Dans ce cas, l'architecture plaque-à-plaque en 200 mm des véhicules de tests se veut proche d'une intégration industrielle. Les diverses observations par microscopie électronique à balayage et en transmission indiquent une excellente qualité de collage des interfaces Cu/Cu et SiO2/SiO2. Par ailleurs, les mécanismes de formation des cavités nanométriques à l'interface Cu/Cu et le phénomène de diffusion du cuivre dans la silice sont investigués. Les caractérisations électriques révèlent des rendements de fonctionnement supérieurs à 95 % ainsi que des écarts types inférieurs à 3 % après recuit à 200 ou 400 °C. Enfin, les études de fiabilité incluant des tests de stockage en chaleur humide, de cyclage thermique, de stockage en température et d'électromigration attestent de la résistance à la corrosion et de la robustesse mécanique de cette intégration. Pour finir, les simulations par éléments finis indiquent que les interactions cohésives à l'interface de collage, combinées à la dilatation thermique du cuivre pendant le recuit, assistent significativement le processus de collage de surfaces de cuivre incurvées par sur-polissage. En outre, la déformation plastique macroscopique du cuivre semble avoir un effet néfaste sur le processus de scellement en freinant la propagation de l'onde de collage. / The context of this work is the three-dimensional integration of electronic devices. Among the various techniques allowing to assemble both mechanically and electrically stacked chips, the direct bonding of Cu-SiO2 mixed surfaces is the most promising option to date. Thanks to this method, the interconnection density of 106/cm² aimed by the industry is achievable, while providing a low contact resistivity and excellent reliability. The objective of this study is to demonstrate the compatibility of the direct hybrid bonding Cu-SiO2 process with integrations and architectures that mimic real circuits. For this purpose, test vehicles incorporating two-layer and four-layer copper test structures have been specifically designed. Furthermore, finite element simulations of the direct bonding process have been developed within the Abaqus software. First, the 200 and 300 mm chip-to-wafer direct bonding process is validated. Morphological and electrical characterizations show that this stacking method does not deteriorate the integrity and performances of two-layer test structures with respect to a wafer-to-wafer integration. Furthermore, thermal cycling tests confirm the excellent mechanical strength of the bonded dies. The second part of this work focuses on morphological, electrical and reliability characterizations of four-layer test structures. In this case, the 200 mm wafer-to-wafer architecture of the test vehicles is close to an industrial integration. The various observations conducted with scanning and transmission electron microscopy indicate an excellent bonding quality of Cu/Cu and SiO2/SiO2 interfaces. Furthermore, the formation mechanisms of cavities at the Cu/Cu interface and the copper diffusion phenomenon in the silica are investigated. Electrical characterizations show functional yields above 95 % and standard deviations below 3 % after annealing at 200 or 400 °C. Finally, reliability studies including unbiased HAST, thermal cycling, temperature storage and électromigration test prove the resistance to corrosion and the mechanical robustness of this integration. Finally, the finite element simulations indicate that the cohesive interactions at the bonding interface, combined with the thermal expansion of the copper during the annealing, significantly assist the bonding process of copper surfaces with a dishing effect. In addition, the macroscopic plastic deformation of the copper appears to have a detrimental effect on the sealing of the interface by slowing the propagation of the bonding wave.

With the recent increase in Gold (Au) wire cost Copper (Cu) wire becomes an attractive way to manage overall package cost. On the other hand, Copper wire bonding introduces much higher mechanical impact to underlying BEoL structures and actives because of the higher stiffness and lower ductility of Copper compared to Gold. These trends are accompanied by the application of new porous or nano-particle filled materials like low-k and ultra low-k materials for Back-end of Line (BEoL) layers of advanced CMOS technologies. As a result, higher delamination and cracking risks in BEoL structures underneath bonded areas represent an increasing challenge for the thermo-mechanical reliability requirements. To overcome the related reliability issues the authors performed a two level nonlinear FEM-simulation approach. Initially nonlinear axi-symmetric modeling and simulation of the copper bonding process are coupled with a spatial simulation model of the whole BeoL and bond pad structure. Cracking and delamination risks are estimated by a surface based cohesive contact approach and the utilization of a crushing foam constitutive material model for ultra low-k materials.

Les performances, l’encombrement, l’efficacité et la fiabilité des dispositifs sont parmi les enjeux majeurs de l’électronique de puissance. Ils se traduisent sur la conception, la fabrication et le packaging des semiconducteurs. Aujourd’hui, le packaging 3D apporte des réponses concrètes à ces problématiques en regard de l’approche standard (2D). Malgré les excellentes propriétés de ces modules 3D au niveau de la réduction de la signature CEM et du refroidissement, la réalisation, notamment les interconnexions, est complexe. Une approche globale prenant en compte un maximum de paramètres a été développée dans cette thèse. L’ensemble de ce travail s’appuie sur deux propositions que sont la conception couplée entre les composants et le packaging ainsi qu’une fabrication collective à l’échelle de la plaque des modules de puissance. Elles se combinent par la mise en place d’une filière d’étapes technologiques appuyée sur une boite à outils de procédés génériques. Cette approche est concrétisée par la réalisation d’un module de puissance 3D performant et robuste adressant des convertisseurs polyphasés avec des gains aussi bien sur les procédés de fabrication que le module lui-même ainsi que sur le système final.Ce travail offre une nouvelle vision alternative pour l’élaboration des modules électroniques de puissance. Il ouvre également des opportunités pour une fabrication et un packaging plus performants pour les nouveaux semiconducteurs grand gap. / Performances, efficiency and reliability are among the main issues in power electronics. Nowadays, 3D packaging solutions increase standard planar module (2D) performances, for instance EMC. However such integrations are based on complex manufacturing, especially concerning interconnections. Improvements require global and advanced solutions. This work depends on two proposed concepts: a coupled design of the power devices and their associated package and a collective wafer-level process fabrication. A technological offer is proposed based on an innovative power packaging toolbox. Our approach is materialized by the fabrication of a 3D polyphase power module which proved to be more efficient and reliable. The benefits are more precise process manufacturing, lower EMI generation and lower inductive interconnections.As a matter of fact, this work offers a new and advanced technological integration for future power electronics modules, perfectly suitable for the wide bandgap semiconductors.