Made available in DSpace on 2014-06-12T15:58:30Z (GMT). No. of bitstreams: 2 arquivo4637_1.pdf: 4056811 bytes, checksum: 63844ea80772500978509769749721a9 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2003 / Peripheral Component Interconnect (PCI) é um protocolo de comunicação para dispositivos de alta velocidade que requerem uma alta vazão de dados (throughput), tais como, controladores de vídeo e de rede de computadores. O protocolo PCI é um protocolo síncrono e possui várias versões com diferentes larguras de barramento e freqüência. Esta dissertação, em particular, trata da implementação do protocolo PCI para dispositivos do tipo escravos targets, versão 2.2, com 32 bits de dados e endereços multiplexados, a 33 MHz, e uma vazão de 132 MB/s. O protocolo foi implementado em VHDL 93, com a funcionalidade validada através de testbenches. O core PCI foi implementado, visando sua validação, na plataforma de prototipação HOT I, da Virtual Computer Corporation, em um FPGA Xilinx, componente XC4013E-PQ240. Um conjunto de rotinas utilizando interrupções da BIOS e device drivers foram desenvolvidas para dar suporte a futuros testes de implementação do core PCI na plataforma HOT I. Um estudo de caso, visando validar a funcionalidade do core PCI foi desenvolvido. Esta aplicação simula o acesso ao banco de memória da plataforma HOT I

Desde sus inicios el hombre ha mostrado un fuerte interés por los sonidos musicales. Junto a su evolución, la música ha seguido sus pasos desarrollando una consolidada industria encargada de la producción musical, fabricación de instrumentos y equipos en esta línea; con todo ello, se busca preservar las características sonoras de las piezas musicales, pues estas, sirven como modo de identificación de las diferentes regiones, culturas y épocas sociales alrededor del mundo. / Tesis

Resolver un sistema de ecuaciones lineales simult´aneas es un problema fundamental en el algebra lineal num´erica, y una de las etapas elementales en simulaciones cient´ıficas. Ejemplos son los problemas de ciencias e ingenier´ıa modelados por ecuaciones diferenciales ordinarias o parciales, cuya soluci´on num´erica est´a basada en m´etodos de discretizaci´on que conducen a sistemas de ecuaciones lineales. Estos sistemas pueden ser resueltos de manera directa; sin embargo, cuando el orden del sistema es demasiado grande el costo computacional se incrementa. Ante esta situaci´on se emplean m´etodos iterativos, los cuales son m´as eficientes y tienen una menor demanda computacional (p.e: Jacobi, Gauss-Seidel, Gradiente Conjugado, etc.). En el presente trabajo se presenta un sistema digital basado en un procesador, un coprocesador y una memoria externa que desarrolla el m´etodo del Gradiente Conjugado. El sistema fue implementado en la arquitectura Spartan-6, la cual cuenta con un softprocessor de 32 bits llamado MicroBlaze y el FPGA propiamente dicho. MicroBlaze dirige el flujo del algoritmo, adem´as de desempe˜nar las operaciones m´as sencillas (sumas vectoriales, productos internos, divisiones, etc). En tanto, en el FPGA se implement´o un coprocesador, el cual fue descrito en VHDL, que se encarga de la operaci´on de mayor costo computacional: el producto Matriz - Vector. El procesador y el coprocesador se comunican mediante interfaces unidireccionales basadas en unidades FIFO llamadas Fast Simplex Link (FSL). Se emple´o el entorno EDK (Embedded Development Kit) de la empresa Xilinx, para configurar el procesador, los perif´ericos y el coprocesador; y se emple´o la plataforma Atlys de la empresa Digilent para implementar el sistema propuesto. La implementaci´on final es aproximadamente 2 veces m´as r´apida y tiene una eficiencia de 0.25, respecto de la implementaci´on de referencia que se desarroll ´o empleando solo el procesador. El orden que sigue la tesis es el siguiente: En el primer cap´ıtulo se presenta el contexto de la tesis y se define puntualmente el problema que se desea resolver. En el segundo cap´ıtulo se cubre la mayor´ıa de aspectos te´oricos necesarios. La arquitectura propuesta, y los detalles de los componentes del sistema se especifican en el cap´ıtulo tres. Por ´ultimo, se presentan los resultados en el cap´ıtulo cuatro, seguido de las conclusiones. / Tesis

El sistema de Adquisición de señales es un dispositivo que se encarga de adquirir diferentes señales generadas por el cuerpo humano. Dichas señales representan las diferentes funciones o actividades como la del corazón, musculo o cerebro. En la actualidad diferentes universidades e institutos de investigación utilizan equipos de adquisición, pero estos no ofrecen flexibilidad en su arquitectura. En el presente trabajo se desarrolla el diseño de un Sistema de Adquisición de señales biomédicas sobre FPGA para adquirir señales ECG, EMG y EEG que tiene una amplitud entre 100uV a 10mV y se encuentran en un rango de frecuencias de 0.01Hz a 10KHz. El diseño abarca desde la digitalización, la transmisión y visualización de los datos en el software diseñado. Además se tiene en cuenta la norma de estándar eléctrico IEC 60601 para equipos médicos. A continuación se describe las partes que conforman este documento: Capitulo 1 muestra problemática de los dispositivos en el área de investigación. Así mismo se describe las características y las tendencias que existen en la actualidad. Además se menciona cual es la demanda y los usuarios de dichos equipos. El capítulo 2 presenta el estado de arte de cada etapa del sistema de adquisición, las tecnologías que se desarrollaron dentro de cada etapa y el fundamento teórico que se utiliza en la tesis. En capitulo 3 se muestra el diseño del Sistema de Adquisición. Se establece los objetivos de la tesis y la metodología que se utilizada para el desarrollo. Después se muestra el diagrama de bloques, la selección de cada componente, los diagramas esquemáticos, descripción del hardware del FPGA y la descripción de cada etapa. El capitulo 4 presenta los resultados obtenidos en las pruebas de cada bloque descrito en el FPGA, la prueba de software. Cada resultado obtenido dentro de cada etapa, además el presupuesto para la implementación del sistema. Finalmente se presenta las conclusiones y recomendaciones generadas después de haber realizado el presente trabajo de tesis. / Tesis

El presente trabajo tiene como objetivo diseñar y desarrollar un sistema de adquisición de datos ultrasónicos en un FPGA, capaz de excitar transductores ultrasónicos en el rango de las aplicaciones médicas convencionales de ultrasonido, y de digitalizar, almacenar y transmitir los ecos ultrasónicos recibidos a una computadora personal. En el Capítulo 1 se presenta la problemática actual en nuestro país con respecto al desarrollo de sistemas de adquisición de datos ultrasónicos y las ventajas que tendría desarrollar este tipo de tecnología. Adicionalmente, se presenta los objetivos del presente proyecto de tesis, los requerimientos y características principales del sistema propuesto y las maneras que existen de implementar un sistema de adquisición de datos. En el Capítulo 2 se describen cada una de las partes que componen un sistema de adquisición de datos ultrasónicos, por ejemplo: circuito de excitación, acondicionamiento de señal, adquisición de datos, transmisión de datos e interfaz con el usuario. Adicionalmente se analizan las características físicas y eléctricas de cada parte del sistema. En el Capítulo 3 se presenta el diseño electrónico de la etapa de excitación de transductores ultrasónicos, adquisición, almacenamiento, pre-procesamiento y transmisión de datos a la computadora. En cada etapa se muestra los criterios de diseño utilizados, las simulaciones obtenidas con el diseño propuesto y se realiza una comparación cualitativa con el trabajo precedente a este proyecto. En el Capítulo 4 se muestran los resultados obtenidos con el sistema de adquisición de datos desarrollado. Se presenta una comparación cualitativa entre los resultados obtenidos con el equipo comercial MS-5800 de la empresa OLYMPUS y el sistema de excitación desarrollado. También se presenta una comparación entre las señales adquiridas con un osciloscopio digital de la marca TEKTRONIX y el sistema de adquisición de datos desarrollado. / Tesis

Dissertação apresentada para obtenção do grau de Doutor em Engenharia Electrotécnica e de Computadores, na Faculdade de Engenharia da Universidade do Porto, sob a orientação do Prof. Doutor José Manuel Martins Ferreira

Dissertação apresentada para obtenção do grau de Doutor em Engenharia Electrotécnica e de Computadores, na Faculdade de Engenharia da Universidade do Porto, sob a orientação do Prof. Doutor José Manuel Martins Ferreira

Dissertação apresentada para obtenção do grau de Doutor em Engenharia Electrotécnica e de Computadores, na Faculdade de Engenharia da Universidade do Porto, sob a orientação do Prof. Doutor José Manuel Martins Ferreira

La Transformada Rápida de Fourier SplitRadix (SRFFT) es un algoritmo computacionalmente eficiente que se utiliza para calcular la Transformada Discreta de Fourier (DFT), la cual a partir de una secuencia finita de datos, obtiene otra que describe su comportamiento en el dominio de la frecuencia. Esta herramienta se utiliza en óptica, acústica, física cuántica, teorías de sistemas, tratamiento de señales, reconocimiento de voz, entre otros. / Tesis

El presente trabajo consiste en la realización del diseño de la arquitectura en hardware de un filtro digital tipo FIR (Respuesta al impulso finito) para sobre muestreo de imágenes de Televisión Digital, de acuerdo al estándar japonés-brasileño H.264/SVC de codificación de video escalable, con una tasa de cuadros mayor o igual a 30 cuadros por segundo (fps) para poder operar en tiempo real en un decodificador/codificador (CODEC). La arquitectura propuesta fue validada primero en software por medio del entorno de programación MATLAB®. La descripción en hardware de la arquitectura diseñada, es decir, la síntesis comportamental del software, se realizó por medio del lenguaje de descripción de hardware VHDL además de ser compatible con los modelos más modernos de FPGA’s (Arreglo de Puertas Programables en Campo) de las familias CYCLONE de la compañía Altera. Para la descripción del diseño realizado en el FPGA, se utilizó el Software Quartus II versión 9.1 sp2 Full Edition, haciendo posteriormente la verificación y validación de dicha descripción mediante el uso de la herramienta de simulación Testbench con el software ModelSim versión 6.5b de Altera. Se optó por la implementación de la arquitectura en un FPGA debido a que para hacer diseños de arquitecturas que van a operar en tiempo real, el FPGA presenta ventajas como el paralelismo de operaciones, el bajo consumo de energía respecto a otros dispositivos además del poder personalizar los recursos del dispositivo con el que se va a trabajar. El paralelismo de operaciones permite obtener una alta velocidad de procesamiento, es decir, alcanzar un menor tiempo de operación para la arquitectura. El bajo consumo de energía es una característica fundamental para equipos portátiles, además que el personalizar los recursos del dispositivo, por ejemplo el tamaño del bus de datos, permite optimizar el uso de los recursos del mismo. La operación fundamental de funcionamiento de la arquitectura diseñada se basa en tener una imagen en menor escala, es decir se parte de una imagen de pequeñas dimensiones, que presenta un tipo de resolución para un tipo de dispositivo A, en este caso se parte de una imagen con resolución QVGA (320 x 240), luego dicha imagen pasará a través del filtro de sobre muestreo con un factor de escala de 2, consiguiendo una imagen con dimensiones mayores la cual puede ser utilizada por un dispositivo B, la imagen obtenida luego de ser filtrada será de resolución VGA (640 x 480). Para realizar el sobre muestreo se utilizó el formato de imagen YCBCR, en lugar del RGB para evitar el alto grado de correlación que se tiene entre los planos en el formato RGB lo que dificulta el proceso de codificación resultando en la reducción de la eficiencia del proceso. El sobre muestreo de la imagen se realiza en forma paralela en los planos de luminancia y en los de cromaticidad, haciendo que el proceso de sobre ii muestreo se lleve a cabo en el menor tiempo posible, lo cual genera una mayor eficiencia en el proceso. Se obtuvo una frecuencia máxima de operación de 221.58 MHz, con lo que se puede llegar a procesar 1036 cuadros por segundo, con lo cual se cumplió el objetivo de poder operar a una tasa mayor de 30 cuadros por segundo (requerimiento de tiempo real). Finalmente, se efectuaron las pruebas correspondientes para la validación de la imagen sobre muestreada en el software MATLAB® respecto a hardware, analizando las matrices resultantes de las imágenes sobre muestreadas que fueron generadas tanto por software como por el hardware. / Tesis