La visión estereoscópica es la capacidad de adquirir dos imágenes en simultáneo cuando sus cámaras están separadas a una corta distancia; para que mediante algoritmos de procesamientos de imágenes se pueda determinar la correspondencia entre el pixel de la imagen original y su par estéreo. Existen diferentes algoritmos de correspondencia, siendo uno de ellos la transformada Census, la particularidad de este algoritmo es el uso de la operación lógica XOR, por lo que su desarrollo es a través de dicha compuerta digital; asimismo, la transformada Census permitirá obtener la distancia de Hamming y próximamente desarrollar la función costo de correspondencia para determinar los pixeles correspondientes dentro del par estéreo. Dicho algoritmo puede ser desarrollado en diferentes dispositivos electrónicos como la tarjeta de desarrollo FPGA, estas tarjetas cuentan con elementos adicionales al chip FPGA como una memoria externa SDRAM de 64 MB que puede ser usado para el almacenamiento de información y un procesador NIOS II para enviar la información de las imágenes estereoscópicas al módulo digital de transformada Census. En este trabajo se busca realizar el modelo de solución en base a la teoría del algoritmo de correspondencia en imágenes estereoscópicas a través de transformada Census y realizar un modelo de solución para su desarrollo en un FPGA.

Um pseudo-satélite para o GLONASS foi desenvolvido com o objetivo de dominar parte da tecnologia do sistema de posicionamento global da Federação Russa. Para alcançar este objetivo a implementação de um firmware, constituído pelas funções e operações a serem realizadas pelo pseudo-satélite referentes aos dados de navegação, bem como circuitos de geração e envio de dados, foi realizada. O firmware GLONASS foi carregado num circuito CPLD (complex programmable logic device), o que permitiu que fossem aplicados os conhecimentos adquiridos com o desenvolvimento do pseudo-satélite para o GPS. Resultados experimentais foram comparados a resultados de simulações, mostrando-se consistentes. Por fim, conclusões e propostas para futuros trabalhos são apresentadas.

Em todo desenvolvimento, seja ele eletrônico ou não, existe sempre a necessidade de realização de testes, com o objetivo de avaliar, validar e aperfeiçoar o sistema projetado. Os sistemas de telemetria permitem observar as mais diversas fontes de dados à distância, onde o acompanhamento de determinadas características de um equipamento possa ser realizado diretamente no ambiente onde ele será utilizado. Apesar de ser grande a aplicação dos sistemas de telemetria, o custo de equipamentos utilizados para este fim é normalmente muito elevado. Este trabalho apresenta uma solução que atende aplicações específicas de sistemas de telemetria visando um baixo custo de implementação. Como exemplo, é apresentado o caso de um sistema desenvolvido para a indústria de defesa.

Orientador: João Maurício Rosário / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecânica / Made available in DSpace on 2018-08-17T01:25:49Z (GMT). No. of bitstreams: 1 CastilloEstepa_RicardoAndres_M.pdf: 7409956 bytes, checksum: 80c4bd559f383881e7ad078cc2d08dad (MD5) Previous issue date: 2010 / Resumo: Este trabalho propõe uma arquitetura genérica de supervisão e comando para uma plataforma automatizada de experimentação modular com capacidade de utilização remota, concebida para apoiar e complementar os processos de formação e pesquisa em Automação Industrial e Robótica, descrevendo sua concepção, modelagem dinâmica e implementação hardware - software. A integração de tecnologias e dispositivos industriais existentes no mercado (Controladores Lógicos Programáveis - CLP, diversos tipos de sensores e atuadores industriais, processamento de imagens, sistemas supervisórios e dispositivos robóticos de movimentação) em uma única plataforma implementada através de uma arquitetura modular de Sistema Automatizado de Produção Colaborativo (CSAP/ADACOR) permite que alunos e pesquisadores possam interatuar com essas tecnologias realizando atividades de modo a automatizar, supervisar e comandar um processo completo de produção. Uma plataforma desenvolvida utilizando esta arquitetura genérica permite aos estudantes e pesquisadores trabalhar dentro de um ambiente educacional, mas que retrata a maioria dos aspectos encontrados em um Sistema Automatizado de Manufatura real, tais como Integração Tecnológica, Redes de Comunicação, Controle de Processos e Gestão da Produção. Além disso, é possível realizar o controle e supervisão do processo completo que ocorre na plataforma automatizada por meio de uma conexão remota que utiliza a internet - WEBLAB (Laboratório Remoto); possibilitando que usuários e grupos em diferentes lugares possam utilizar a plataforma e compartilhar informação rapidamente. Pode-se destacar também que as características de Modularidade e Flexibilidade da plataforma permitem futuras modificações tanto do software quanto do hardware da mesma / Abstract: This work proposes a generic supervisory and command architecture for an experimentation modular automated platform equipped with remote access capacities which is conceived with the aim of improve training and research processes on Automation and Robotics, this study describes the platform's design, dynamic modeling and implementation stages. The technologic and industrial devices integration (Programmable Logic Controllers - PLC, several types of sensors and actuators, image processing, supervisory systems and robotic manipulation devices) in a single platform which is implemented following a modular Collaborative Automatic Production System (CAPS/ADACOR) architecture allows students and researchers to Interact with it by means of doing practices in order to successfully automate, supervise and manage a complete production process. Therefore, class acquired theoretical concepts are supported so improving user's professional skills. A platform developed using the here proposed generic structure allows users to work within an educational environment coping with most of the encountered aspects in a real Manufacturing Automation System, such as Technologic Integration, Communication Networks, Process Control and Production Management. Furthermore it is possible to command the entire assembly process taking place at the platform by a remote network connection using the internet - WEBLAB (Remote Laboratory), enabling individual users and groups in different places in order to use the platform and quickly interchange information. In addition it is important to outstand that both the Modularity and Flexibility of the platform can allow readily any further hardware or software enhancement / Mestrado / Mecanica dos Sólidos e Projeto Mecanico / Mestre em Engenharia Mecânica

La Transformada Rápida de Fourier SplitRadix (SRFFT) es un algoritmo computacionalmente eficiente que se utiliza para calcular la Transformada Discreta de Fourier (DFT), la cual a partir de una secuencia finita de datos, obtiene otra que describe su comportamiento en el dominio de la frecuencia. Esta herramienta se utiliza en óptica, acústica, física cuántica, teorías de sistemas, tratamiento de señales, reconocimiento de voz, entre otros.

Actualmente se utiliza diversas técnicas de modulación de ancho de pulso (PWM) para el control de diversos dispositivos de potencia como variadores de velocidad, inversores, UPS, etc. Este trabajo de Tesis desarrolla la modulación de ancho de pulso de Vector Espacial (SVPWM) para el diseño y simulación de un Inversor Trifásico para obtener una señal de salida senoidal con una frecuencia y voltaje variable. Primero se expone la problemática a la cual se enfrenta los inversores trifásicos y la modulación SVPWM. Mencionando la tendencia y los recursos tecnológicos para el desarrollo de estos dispositivos de potencia en nuestro país, así como las diversas aplicaciones de los mismos. Después se describe todos los conceptos generales e importantes para poder abordar el tema de la modulación vectorial como el de los inversores. Se explica los principios para desarrollar un control vectorial de un inversor trifásico a partir de la modulación SVPWM, siendo su principal característica la de sustituir todo el sistema trifásico por un solo vector cuya velocidad de giro con el paso del tiempo refleja la frecuencia. Luego, se plantea las hipótesis y objetivos a los cuales se quiere llegar con este trabajo de Tesis; seguido del desarrollo de los diversos diagramas que representan el sistema a diseñar y la respectiva selección de componentes a utilizar. Por último, los conceptos establecidos y los diagramas planteados, se complementan con la muestra y descripción de los diversos diseños de la estructura de un inversor trifásico, y con las simulaciones de la técnica de control vectorial (SVPWM) para poder lograr una onda de salida muy similar a una senoidal con una baja distorsión armónica y unas mínimas pérdidas por conmutación.

El presente trabajo consiste en la realización del diseño de la arquitectura en hardware de un filtro digital tipo FIR (Respuesta al impulso finito) para sobre muestreo de imágenes de Televisión Digital, de acuerdo al estándar japonés-brasileño H.264/SVC de codificación de video escalable, con una tasa de cuadros mayor o igual a 30 cuadros por segundo (fps) para poder operar en tiempo real en un decodificador/codificador (CODEC). La arquitectura propuesta fue validada primero en software por medio del entorno de programación MATLAB®. La descripción en hardware de la arquitectura diseñada, es decir, la síntesis comportamental del software, se realizó por medio del lenguaje de descripción de hardware VHDL además de ser compatible con los modelos más modernos de FPGA’s (Arreglo de Puertas Programables en Campo) de las familias CYCLONE de la compañía Altera. Para la descripción del diseño realizado en el FPGA, se utilizó el Software Quartus II versión 9.1 sp2 Full Edition, haciendo posteriormente la verificación y validación de dicha descripción mediante el uso de la herramienta de simulación Testbench con el software ModelSim versión 6.5b de Altera. Se optó por la implementación de la arquitectura en un FPGA debido a que para hacer diseños de arquitecturas que van a operar en tiempo real, el FPGA presenta ventajas como el paralelismo de operaciones, el bajo consumo de energía respecto a otros dispositivos además del poder personalizar los recursos del dispositivo con el que se va a trabajar. El paralelismo de operaciones permite obtener una alta velocidad de procesamiento, es decir, alcanzar un menor tiempo de operación para la arquitectura. El bajo consumo de energía es una característica fundamental para equipos portátiles, además que el personalizar los recursos del dispositivo, por ejemplo el tamaño del bus de datos, permite optimizar el uso de los recursos del mismo. La operación fundamental de funcionamiento de la arquitectura diseñada se basa en tener una imagen en menor escala, es decir se parte de una imagen de pequeñas dimensiones, que presenta un tipo de resolución para un tipo de dispositivo A, en este caso se parte de una imagen con resolución QVGA (320 x 240), luego dicha imagen pasará a través del filtro de sobre muestreo con un factor de escala de 2, consiguiendo una imagen con dimensiones mayores la cual puede ser utilizada por un dispositivo B, la imagen obtenida luego de ser filtrada será de resolución VGA (640 x 480). Para realizar el sobre muestreo se utilizó el formato de imagen YCBCR, en lugar del RGB para evitar el alto grado de correlación que se tiene entre los planos en el formato RGB lo que dificulta el proceso de codificación resultando en la reducción de la eficiencia del proceso. El sobre muestreo de la imagen se realiza en forma paralela en los planos de luminancia y en los de cromaticidad, haciendo que el proceso de sobre ii muestreo se lleve a cabo en el menor tiempo posible, lo cual genera una mayor eficiencia en el proceso. Se obtuvo una frecuencia máxima de operación de 221.58 MHz, con lo que se puede llegar a procesar 1036 cuadros por segundo, con lo cual se cumplió el objetivo de poder operar a una tasa mayor de 30 cuadros por segundo (requerimiento de tiempo real). Finalmente, se efectuaron las pruebas correspondientes para la validación de la imagen sobre muestreada en el software MATLAB® respecto a hardware, analizando las matrices resultantes de las imágenes sobre muestreadas que fueron generadas tanto por software como por el hardware.

Neste trabalho de pesquisa, foi realizado um estudo dos principais tipos de ferramentas para modelagem de hardware buscando-se verificar as vantagens da utilização de Redes de Petri para a modelagem de sistemas dinâmicos e concorrentes e de sua implementação em hardware. Observou-se que apesar de existirem ferramentas para esta finalidade, existem pontos que podem ser trabalhados para facilitar o acesso a esta tecnologia. Assim, foi desenvolvido um método para facilitar a implementação de sistemas modelados em Redes de Petri, em hardware de lógica reconfigurável. Para isto, utilizou-se um software de captura onde, a partir do gráfico do modelo em Rede de Petri, é gerado um arquivo de descrição no formato PNML - Linguagem de Marcação para Rede de Petri (Petri Net Markup Language). A partir desta descrição, é gerado um arquivo de descrição de hardware no formato VHDL - Linguagem de Descrição de Hardware VHSIC (VHSIC Hardware Description Language), que pode ser gravado em um circuito de lógica reconfigurável. Para possibilitar esta etapa, foi realizado o desenvolvimento de uma ferramenta que gera um arquivo em linguagem VHDL a partir da descrição no formato PNML. A ferramenta desenvolvida é descrita em detalhes, mostrando todas as etapas e critérios utilizados na conversão. Para validar o método, é mostrado um exemplo de aplicação com a implementação em FPGA - Matriz de Portas Programável em Campo (Field Programmable Gate Arrow), de uma Rede de Petri modelando uma planta industrial hipotética. Finalmente é feita uma comparação de desempenho entre o modelo executado em hardware com o modelo executado em software. / In this research work, was performed a study of main types of hardware modeling tools searching to verify the advantages of utilizing for modeling dynamic and concurrent systems and for its hardware implementation. It was observed that even though there are tools for this purpose, exists some points that may be worked out to facilitate access to this technology. So, was developed a method for facilitate implementation of systems modeled in Petri nets, in reconfigurable logic hardware. For that, was utilized a capture software where, from the graphic of the Petri net model, is generated a description in PNML (Petri Net Markup Language) format. From this description, is generated a hardware description file in VHDL (VHSIC Hardware Description Language) format, that may be loaded in a reconfigurable logic circuit. To make possible this stage, was performed the development of tool that generate a file in VHDL language from the description in PNML format. The developed tool is described in details, showing all stages and criteria utilized in the conversion. To validate the method, is showed an application example for this toll with the implementation in FPGA (Field Programmable Gate Arrow), of a Petri net modeling a hypothetic industrial plant. Finally, a performance comparison is made between the model executed in hardware and the model executed in software.

Neste trabalho de pesquisa, foi realizado um estudo dos principais tipos de ferramentas para modelagem de hardware buscando-se verificar as vantagens da utilização de Redes de Petri para a modelagem de sistemas dinâmicos e concorrentes e de sua implementação em hardware. Observou-se que apesar de existirem ferramentas para esta finalidade, existem pontos que podem ser trabalhados para facilitar o acesso a esta tecnologia. Assim, foi desenvolvido um método para facilitar a implementação de sistemas modelados em Redes de Petri, em hardware de lógica reconfigurável. Para isto, utilizou-se um software de captura onde, a partir do gráfico do modelo em Rede de Petri, é gerado um arquivo de descrição no formato PNML - Linguagem de Marcação para Rede de Petri (Petri Net Markup Language). A partir desta descrição, é gerado um arquivo de descrição de hardware no formato VHDL - Linguagem de Descrição de Hardware VHSIC (VHSIC Hardware Description Language), que pode ser gravado em um circuito de lógica reconfigurável. Para possibilitar esta etapa, foi realizado o desenvolvimento de uma ferramenta que gera um arquivo em linguagem VHDL a partir da descrição no formato PNML. A ferramenta desenvolvida é descrita em detalhes, mostrando todas as etapas e critérios utilizados na conversão. Para validar o método, é mostrado um exemplo de aplicação com a implementação em FPGA - Matriz de Portas Programável em Campo (Field Programmable Gate Arrow), de uma Rede de Petri modelando uma planta industrial hipotética. Finalmente é feita uma comparação de desempenho entre o modelo executado em hardware com o modelo executado em software. / In this research work, was performed a study of main types of hardware modeling tools searching to verify the advantages of utilizing for modeling dynamic and concurrent systems and for its hardware implementation. It was observed that even though there are tools for this purpose, exists some points that may be worked out to facilitate access to this technology. So, was developed a method for facilitate implementation of systems modeled in Petri nets, in reconfigurable logic hardware. For that, was utilized a capture software where, from the graphic of the Petri net model, is generated a description in PNML (Petri Net Markup Language) format. From this description, is generated a hardware description file in VHDL (VHSIC Hardware Description Language) format, that may be loaded in a reconfigurable logic circuit. To make possible this stage, was performed the development of tool that generate a file in VHDL language from the description in PNML format. The developed tool is described in details, showing all stages and criteria utilized in the conversion. To validate the method, is showed an application example for this toll with the implementation in FPGA (Field Programmable Gate Arrow), of a Petri net modeling a hypothetic industrial plant. Finally, a performance comparison is made between the model executed in hardware and the model executed in software.

El presente trabajo consiste en el dise˜no hardware de un extractor de endmembers para im´agenes hiperespectrales en tiempo real empleando el algoritmo N-FINDR. Para comprobar la efeciencia de la arquictectura se utiliz´o la imagen hiperespectral Cuprite la cual tiene un tama˜no de 350 350 y fue capturada por el sensor aerotransportado AVIRIS, el cual escanea una columna de 512 p´ıxeles en 8.3ms. Por ende, el procesamiento de la referida imagen se realizar´a en menos de 1.98 segundos para alcanzar el tiempo real. En primer lugar, el algoritmo fue analizado por medio del entorno de programaci´on MATLAB® con el fin de identificar los procesos m´as costosos computacionalmente para optimizarlos. Adem´as, se realiz´o el estudio de una nueva forma de eliminaci´on de pixeles en el an´alisis por medio de un pre-procesamiento con la intenci´on de reducir el tiempo de ejecuci´on del algoritmo. Posteriormente, se analiz´o el proceso m´as costoso computacionalmente y se propuso un dise˜no algor´ıtmico para mejorar la velocidad del proceso. En segundo lugar, se realiz´o la s´ıntesis comportamental de la aplicaci´on software con la finalidad de obtener una arquitectura hardware del sistema. La arquitectura fue descrita utilizando el lenguaje de descripci´on de hardware Verilog. Finalmente, el dise˜no se verific´o y valid´o mediante la herramienta ISim de Xilinx, a trav´es del uso de testbenches, realizando la sintesis de la arquitectura dise˜nada sobre un FPGA Virtex 4 utilizado el software ISE de la empresa Xilinx obteniendo una frecuencia de operaci´on estimada de 69.4Mhz, que representa un 64% de mejora, respecto de la referencia [1], llegando a procesar una imagen hiperespectral en 17.98 segundos. Sin embargo, con esta frecuencia no es posible alcanzar el procesamiento en tiempo real esperado utilizando la familia Virtex 4. La arquitectura dise˜nada, fue optimizada utilizando paralelismo de operaciones, lo cual hace que se incremente el ´area de dise˜no, excediendo el l´ımite de slices disponibles en el modelo Virtex 4 utilizando en la referencia [1], por ello se identific´o mediante las hojas de datos de la familia Virtex que el FPGA m´as id´oneo para soportar la arquitectura dise˜nada es la Virtex 7 modelo XC7VX980T que supera los 71,096 slices que requiere la presente arquitectura, obteniendo una frecuencia de operaci´on de 112.819MHz.