Made available in DSpace on 2014-12-17T15:48:05Z (GMT). No. of bitstreams: 1 ChristianeAN_DISSERT.pdf: 2651034 bytes, checksum: 1c708aec5eba3fd620f2944124931c55 (MD5) Previous issue date: 2012-08-17 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior / The increasing complexity of integrated circuits has boosted the development of communications architectures like Networks-on-Chip (NoCs), as an architecture; alternative for interconnection of Systems-on-Chip (SoC). Networks-on-Chip complain for component reuse, parallelism and scalability, enhancing reusability in projects of dedicated applications. In the literature, lots of proposals have been made, suggesting different configurations for networks-on-chip architectures. Among all networks-on-chip considered, the architecture of IPNoSys is a non conventional one, since it allows the execution of operations, while the communication process is performed. This study aims to evaluate the execution of data-flow based applications on IPNoSys, focusing on their adaptation against the design constraints. Data-flow based applications are characterized by the flowing of continuous stream of data, on which operations are executed. We expect that these type of applications can be improved when running on IPNoSys, because they have a programming model similar to the execution model of this network. By observing the behavior of these applications when running on IPNoSys, were performed changes in the execution model of the network IPNoSys, allowing the implementation of an instruction level parallelism. For these purposes, analysis of the implementations of dataflow applications were performed and compared / A crescente complexidade dos circuitos integrados impulsionou o surgimento de arquiteturas de comunica??o do tipo Redes em chip ou NoC (do ingl?s, Network-on-Chip), como alternativa de arquitetura de interconex?o para Sistemas-em-Chip (SoC; Systems-on-Chip). As redes em chip possuem capacidade de reuso de componentes, paralelismo e escalabilidade, permitindo a reutiliza??o em projetos diversos. Na literatura, t?m-se uma grande quantidade de propostas com diferentes configura??es de redes em chip. Dentre as redes em chip estudadas, a rede IPNoSys possui arquitetura diferenciada, pois permite a execu??o de opera??es, em conjunto com as atividades de comunica??o. Este trabalho visa avaliar a execu??o de aplica??es orientadas a dados na rede IPNoSys, focando na sua adequa??o frente ?s restri??es de projeto. As aplica??es orientadas a dados s?o caracterizadas pela comunica??o de um fluxo cont?nuo de dados sobre os quais, opera??es s?o executadas. Espera-se ent?o, que estas aplica??es possam ser beneficiadas quando de sua execu??o na rede IPNoSys, devido ao seu elevado grau de paralelismo e por possu?rem modelo de programa??o semelhante ao modelo de execu??o desta rede. Uma vez observadas a execu??o de aplica??es na rede IPNoSys, foram realizadas modifica??es no modelo de execu??o da rede IPNoSys, o que permitiu a explora??o do paralelismo em n?vel de instru??es. Para isso, an?lises das execu??es de aplica??es data flow foram realizadas e comparadas

Made available in DSpace on 2014-12-17T15:48:07Z (GMT). No. of bitstreams: 1 AntonioAOVS.pdf: 849695 bytes, checksum: 575cdb368ae14f3aad606763ebea7114 (MD5) Previous issue date: 2004-10-13 / The widespread growth in the use of smart cards (by banks, transport services, and cell phones, etc) has brought an important fact that must be addressed: the need of tools that can be used to verify such cards, so to guarantee the correctness of their software. As the vast majority of cards that are being developed nowadays use the JavaCard technology as they software layer, the use of the Java Modeling Language (JML) to specify their programs appear as a natural solution. JML is a formal language tailored to Java. It has been inspired by methodologies from Larch and Eiffel, and has been widely adopted as the de facto language when dealing with specification of any Java related program. Various tools that make use of JML have already been developed, covering a wide range of functionalities, such as run time and static checking. But the tools existent so far for static checking are not fully automated, and, those that are, do not offer an adequate level of soundness and completeness. Our objective is to contribute to a series of techniques, that can be used to accomplish a fully automated and confident verification of JavaCard applets. In this work we present the first steps to this. With the use of a software platform comprised by Krakatoa, Why and haRVey, we developed a set of techniques to reduce the size of the theory necessary to verify the specifications. Such techniques have yielded very good results, with gains of almost 100% in all tested cases, and has proved as a valuable technique to be used, not only in this, but in most real world problems related to automatic verification / O grande crescimento do uso de smart cards (por bancos, companhias de transporte, celulares, etc) trouxe um fato importante, que deve ser considerado: a necessidade de ferramentas que possam ser usadas para verificar os cart?es, para que se possa garantir a corretude de seu software. Como a grande maioria dos cart?es desenvolvidos hoje em dia usa a tecnologia JavaCard em sua camada de software, o uso da Java Modeling Language (JML) para especificar os programas aparece como uma solu?ao natural. JML ? uma linguagem de especifica??o formal ligada ao Java. Ela foi inspirada pelas metodologias de Larch e Eiffel, e foi largamente adotada como a linguagem de facto em se tratando da especifica??o de qualquer programa relacionado ? Java. V?rias ferramentas que fazem uso de JML j? foram desenvolvidas, cobrindo uma grande gama de funcionalidades, entre elas, a verifica??o em tempo de execu??o e est?tica. Mas as ferramentas existentes at? o momento para a verifica??o est?tica n?o s?o totalmente automatizadas, e, aquelas que s?o, n?o oferecem um n?vel adequado de completude e seguran?a. Nosso objetivo ? contribuir com uma s?rie de t?cnicas, que podem ser usadas para alcan?ar uma verifica??o completamente autom?tica e segura para applets JavaCard. Nesse trabalho n?s apresentamos os primeiros passos nessa dire??o. Com o uso de uma plataforma de software composta pelo Krakatoa, Why e haRVey, n?s desenvolvemos um conjunto de t?cnicas para reduzir o tamanho da teoria necess?ria para verificar as especifica??es. Tais t?cnicas deram resultados muito bons, com ganhos de quase 100% em todos os testes que realizamos, e se provou como uma t?cnica que deve ser sempre considerAda, n?o somente nesse, mas na maioria dos problemas reais relacionado com verifica??o autom?tica

O desafio de implementar tolerância a falhas em sistemas embarcados advém das restrições físicas de ocupação de área, dissipação de potência e consumo de energia desses sistemas. A necessidade de otimizar essas três restrições de projeto concomitante à computação dentro dos requisitos de desempenho e de tempo-real cria um problema difícil de ser resolvido. Soluções clássicas de tolerância a falhas tais como redundância modular dupla e tripla não são factíveis devido ao alto custo em potência e a falta de um mecanismo para se recuperar erros. Apesar de algumas técnicas existentes reduzirem o overhead de potência e área, essas incorrem em alta degradação de desempenho e muitas vezes assumem um modelo de falhas que não é factível. Essa tese introduz a Pilha de HW/SW Transacional, ou simplesmente Pilha, para gerenciar de maneira eficiente as restrições de área, potência, cobertura de falhas e desempenho. A Pilha introduz uma nova estratégia de compilação que organiza os programas em Blocos Básicos Transacionais (BBT), juntamente com um novo processador, a Arquitetura de Blocos Básicos Transacionais (ABBT), a qual provê detecção e recuperação de erros de grão fino e determinística ao usar o BBT como um contâiner de erros e como unidade de checkpointing. Duas soluções para prover a semântica de execução do BBT em hardware são propostas, uma baseada em software e a outra em hardware. A área, potência, desempenho e cobertura de falhas foram avaliadas através do modelo de hardware do ABBT. A Pilha provê uma cobertura de falhas de 99,35%, com overhead de 2,05 em potência e 2,65 de área. A Pilha apresenta overhead de desempenho de 1,33 e 1,54, dependento do modelo de hardware usado para suportar a semântica de execução do BBT. / Fault tolerance implementation in embedded systems is challenging because the physical constraints of area occupation, power dissipation, and energy consumption of these systems. The need for optimizing these three physical constraints while doing computation within the available performance goals and real-time deadlines creates a conundrum that is hard to solve. Classical fault tolerance solutions such as triple and dual modular redundancy are not feasible due to their high power overhead or lack of efficient and deterministic error recovery. Existing techniques, although some of them reduce the power and area overhead, incur heavy perfor- mance penalties and most of the time do not assume a feasible fault model. This dissertation introduces the Transactional HW/SW Stack, or simply Stack, to effi- ciently manage the area, power, fault coverage, and performance conundrum. The Stack introduces a new compilation strategy that assembles programs into Transac- tional Basic Blocks, together with a novel microprocessor, the TransactiOnal Basic Block Architecture (ToBBA), which provides fine-grained error detection and deter- ministic error rollback and elimination using the Transactional Basic Blocks (TBBs) both as a container for errors and as a small unit of data checkpointing. Two so- lutions to sustain the TBB semantics in hardware are introduced: software- and hardware-based. Stack’s area, power, performance, and coverage were evaluated using ToBBA’s hardware implementation model. The Stack attains an error correc- tion coverage of 99.35% with 2.05 power overhead within an area overhead of 2.65. The Stack also presents a performance overhead of 1.33 or 1.54, depending on the hardware model adopted to support the TBB.

Made available in DSpace on 2016-06-02T19:05:51Z (GMT). No. of bitstreams: 1 3769.pdf: 7885518 bytes, checksum: 7723f0868651af930744610d4adb9ccb (MD5) Previous issue date: 2011-05-30 / Financiadora de Estudos e Projetos / Embedded systems have been used in a myriad of devices that are present in our daily lives, thereby the market for such sort of system has increased significantly over the last few years. These systems were once associated with low-level code, however, this is an outdated view of embedded systems technology. Although the current embedded systems are mostly composed of software, no systematic reuse technique is used in throughout their development. Thus, since previous successful experiences are not reused, forcing the developer to create some of the involved elements from the scratch, there is a considerable delay in the production of these systems. Due to the ever increasing complexity of embedded systems it is necessary to apply reuse techniques in order to lessen the effort needed to develop such systems. Within this context, software product lines (SPL) are reuse techniques that allow the creation of several systems belonging to a certain domain. SPL can be used to generate products of a specific domain that share common features but are each different in a specific way. Model-driven development is another reuse technique whose main objective is to reduce the semantic distance between the domain problem and its solution/implementation; thus, the developer does not need to direct interact with the solution source code, being able to focus on models and transforming those models in source code or yet other models. Based on these techniques, a process for the development of SPL in the domain of mobile robots was developed. In order to properly use the proposed process, a SPL called LegoMobileRobots Software Product Line (LMRSPL) was devised. Moreover, a domain specific language (DSL) was also developed. This DSL, called F2MoC, assists the application engineer in instantiating LMRSPL members. / Sistemas embarcados são utilizados em vários dispositivos que fazem parte da vida cotidiana, de modo que o mercado de tais sistemas tem crescido de maneira expressiva. Esses sistemas sempre foram associados com código de baixo nível, no entanto, essa visão está desatualizada. Nas aplicações embarcadas correntes o software é a principal parcela, embora nenhuma técnica sistemática de reuso seja utilizada para sua concepção. Desse modo ocorre um atraso considerável na produtividade dos sistemas, uma vez que experiências anteriores bem sucedidas não são reaproveitadas, sendo necessário que o desenvolvedor comece do zero toda vez que um software for desenvolvido. Com a crescente complexidade dos sistemas embarcados é necessário utilizar técnicas de reuso para diminuir o atrasado da produção de tais sistemas. Nesse contexto, Linha de Produtos de Software (LPS) é definida como uma técnica de reuso que permite a construção de vários sistemas pertencentes a um mesmo domínio. LPS é aplicável para a geração de produtos específicos de um domínio, mas que possuem um conjunto de características comuns e pontos de variabilidades bem definidos. O Desenvolvimento de Software Orientado a Modelos (do inglês Model-Driven Development - MDD) é outra técnica de reuso na qual tem como principal objetivo reduzir a distância semântica entre o problema do domínio e solução/implementação, fazendo com que o engenheiro não precise interagir diretamente como o código-fonte, podendo se concentrar em modelos que possuem maiores níveis de abstração e posteriormente realizar transformações Model-To-Code e/ou Model-To-Model. A partir dessas técnicas de reuso é introduzido um processo para o desenvolvimento de linhas de produtos de software no domínio de Robôs Moveis. A fim de utilizar o processo proposto foi desenvolvida uma LPS intitulada LegoRobosMoveis Linha de Produtos de Software (LRMLPS). Adicionalmente, foi desenvolvida uma linguagem especifica de domínio denominada F2MoC que auxilia o engenheiro de aplicação na instanciação automática de membros da LRMLPS.

Made available in DSpace on 2016-06-02T19:05:59Z (GMT). No. of bitstreams: 1 4685.pdf: 5011854 bytes, checksum: 20592729fa201c69f10672347d91c2a5 (MD5) Previous issue date: 2012-08-31 / Financiadora de Estudos e Projetos / Managing multiple systems such as machine tools, vehicles, aircraft, among others, demand a very intense flow of data between them and the system manager. Researches have been developed in the design and implementation of scalable architectures that meet these demands leading to interesting questions of performance. The objective of this work is to propose a low cost scalable architecture for embedded applications, using pools of personal computers for high performance storage, retrieval and processing of information. It is driven by strong demand for tracking and monitoring of machines and vehicles, covering concepts of mobile networks with satellites and GPRS technology together with the requirement of reliability and performance in the sending of information. Proposes the definition of a server structure, whose distribution is transparent to the application, which is responsible for the receipt of messages from embedded devices via radio frequency technology, decoding and integration of information in the database and subsequent recovery of these information s. Through simulation of different modeled strategies using queuing theory to determine the architecture and the use of predictive mathematical methods for estimating the future burden for the server application, it was possible to obtain a solution that satisfactorily met the assumptions of the research. Thus, it is concluded that it is possible to estimate trends peaks processing information for telemetry applications fleet. / O gerenciamento remoto de múltiplos sistemas tais como máquinas operatrizes, veículos, aviões, dentre outros, demanda um fluxo bastante intenso de dados entre eles e o sistema gerenciador. Pesquisas têm sido desenvolvidas na concepção e implementação de arquiteturas escaláveis que atendam essas demandas levando a questões interessantes de desempenho. O objetivo deste trabalho é propor uma arquitetura escalável de baixo custo para aplicações embarcadas, utilizando pools de computadores pessoais para obter alto desempenho no armazenamento, recuperação e tratamento da informação. É motivado pela grande demanda de rastreamento e monitoramento de máquinas e veículos, contemplando conceitos de redes móveis com tecnologia de satélites e GPRS, juntamente com o requisito de confiabilidade e desempenho no envio da informação. Propõe a definição de uma estrutura de servidor, cuja distribuição é transparente para a aplicação, à qual compete o recebimento das mensagens dos equipamentos embarcados através de tecnologia de radio frequência, decodificação e inserção das informações num banco de dados e posterior recuperação destas informações. Através da simulação de diferentes estratégias modeladas, utilizando a teoria das filas, para determinação da arquitetura e a utilização de métodos matemáticos preditivos para estimação da carga futura para a aplicação servidora, foi possível obter uma solução que atendeu satisfatoriamente às premissas da pesquisa. Dessa forma, conclui-se que é possível estimar tendências de picos de processamento de informação para aplicações de telemetria de frotas.

Submitted by Viviane Lima da Cunha (viviane@biblioteca.ufpb.br) on 2016-02-16T14:54:49Z No. of bitstreams: 1 arquivovotal.pdf: 4473573 bytes, checksum: 152c2f0d263c50dcbea7d500d5f7f5da (MD5) / Made available in DSpace on 2016-02-16T14:54:49Z (GMT). No. of bitstreams: 1 arquivovotal.pdf: 4473573 bytes, checksum: 152c2f0d263c50dcbea7d500d5f7f5da (MD5) Previous issue date: 2015-08-17 / Este trabalho propõe um ambiente para verificação de sistemas embarcados heterogêneos através da cossimulação distribuída. A verificação ocorre de maneira síncrona entre o software do sistema e o sistema embarcado usando a High Level Architecture (HLA) como middeware. A novidade desta abordagem não é apenas fornecer suporte para simulações, mas também permitir a integração sincronizada com todos os dispositivos de hardware físico. Neste trabalho foi utilizado o Ptolemy como uma plataforma de simulação. A integração do HLA com Ptolemy e os modelos de hardware abre um vasto conjunto de aplicações, como o de teste de vários dispositivos ao mesmo tempo, executando os mesmos, ou diferentes aplicativos ou módulos, a execução de multiplos dispositivos embarcados para a melhoria de performance. Além disso a abordagem de utilização do HLA, permite que sejam interligados ao ambiente, qualquer tipo de robô, assim como qualquer outro simulador diferente do Ptolemy. Estudo de casos são apresentado para provar o conceito, mostrando a integração bem sucedida entre o Ptolemy e o HLA e a verificação de sistemas utilizando Hardware-in-the-loop e Robot-in-the-loop. / This work proposes an environment for verification of heterogeneous embedded systems through distributed co-simulation. The verification occurs in real-time co-simulating the system software and hardware platform using the High Level Architecture (HLA) as a middleware. The novelty of this approach is not only providing support for simulations, but also allowing the synchronous integration with any physical hardware devices. In this work we use the Ptolemy framework as a simulation platform. The integration of HLA with Ptolemy and the hardware models open a vast set of applications, like the test of many devices at the same time, running the same, or different applications or modules, the usage of Ptolemy for real-time control of embedded systems and the distributed execution of different embedded devices for performance improvement. Furthermore the use of HLA approach allows them to be connected to the environment, any type of robot, as well as any other Ptolemy simulations. Case studies are presented to prove the concept, showing the successful integration between Ptolemy and the HLA and verification systems using Hardware-in-the-loop and Robot-in-the-loop.

Made available in DSpace on 2015-05-14T12:36:41Z (GMT). No. of bitstreams: 1 arquiuvototal.pdf: 6365528 bytes, checksum: 4e27c7390c2e3c53b8c85b58dabd1b55 (MD5) Previous issue date: 2012-08-20 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES / This work presents a monitoring infrastructure for people in a situation of home care through the integration of wireless sensor networks and data processing in embedded systems, enabling a real-time monitoring of the clinical picture of each patient. To perform real-time telemetry, a sensor network with ZigBee technology was set and some biological signals were captured in order to validate the proposed infrastructure. This network performs the capture and transmission of data collected to base stations where a treatment system embedded in an FPGA is instructed to receive data, perform the necessary calculations and send the information obtained through an Ethernet network to a central installed in a monitoring central station. The use of a dedicated processing device such as an FPGA, provides a much greater efficiency than is typically found in general purpose processors and allows the customization of the hardware. Besides, reduces the final cost of the system. It also presented the integration of Arthron and InteliCare. Arthron is tool that works with flow distribution. This integration allows more real experiences of telemedical procedures so that you can have in a single transmission, audio, video, and biological signals. The monitoring system installed in the central station is responsible for storage and display the received data. It will display data in tables and graphs in real time and allow a team of experts make decisions and guide patients and / or their caregivers to perform a certain procedure. / Este trabalho apresenta uma infraestrutura de monitoramento para pessoas em situação de internação domiciliar através da integração de redes de sensores sem fio e processamento de dados em sistemas embarcados, possibilitando um acompanhamento em tempo de execução (online) do quadro clínico de cada paciente. Para realizar a telemetria online, uma rede de sensores com tecnologia ZigBee, foi montada e alguns sinais biológicos foram captados de forma a validar a infraestrutura proposta. Esta rede realiza a captação e envio dos dados coletados até estações base onde um sistema de tratamento embarcado em um FPGA fica encarregado de receber os dados, realizar os cálculos necessários e enviar as informações obtidas, através de uma rede Ethernet, a um sistema central de supervisão instalado em uma central de monitoramento. A utilização de um dispositivo de processamento dedicado, como um FPGA, proporciona ao sistema uma eficiência muito maior do que normalmente é encontrada em processadores de uso geral além de permitir a customização do hardware reduzindo o custo final do sistema. É apresentada também a integração da infraestrutura InteliCare com a ferramenta de distribuição de fluxos Arthron. Esta integração permite tornar mais real a experiência de colaboração em procedimentos médicos de forma que é possível ter numa mesma transmissão, áudio, vídeo e sinais biológicos. O sistema de supervisão instalado na central de monitoramento é responsável por gerenciar o armazenamento e a visualização dos dados recebidos. Ele exibe os dados em tabelas e gráficos em tempo de execução e permitirá que uma equipe de especialistas tome decisões e oriente os pacientes e/ou seus cuidadores para realizar determinado procedimento.

Made available in DSpace on 2015-05-14T12:36:43Z (GMT). No. of bitstreams: 1 arquivototal.pdf: 3740448 bytes, checksum: df44ddc74f1029976a1e1beb1c698bf6 (MD5) Previous issue date: 2014-01-29 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / Nowadays, embedded systems have a huge amount of computational power and consequently, high complexity. It is quite usual to find different applications being executed in embedded systems. Embedded system design demands for method and tools that allow the simulation and verification in an efficient and practical way. This paper proposes the development and evaluation of a solution for embedded modeling and simulation of heterogeneous Models of Computation in a distributed way by the integration of Ptolemy II and the High Level Architecture (HLA), a middleware for distributed discrete event simulation, in order to create an environment with high-performance execution of large-scale heterogeneous models. Experimental results demonstrated that the use of a non distributed simulation for some situations as well as the use of distributed simulation with few machines, like one, two or three computers can be infeasible. It was also demonstrated the feasibility of the integration of both technologies and so the advantages in its usage in many different scenarios. This conclusion was possible because the experiments captured some data during the simulation: execution time, exchanged data and CPU usage. One of the experiments demonstrated that a speedup of factor 4 was acquired when a model with 4,000 thousands actors were distributed in 8 different machines inside an experiment that used up to 16 machines. Furthermore, experiments have also shown that the use of HLA presents great advantages in fact, although with certain limitations. / Atualmente, sistemas embarcados têm apresentado grande poder computacional e consequentemente, alta complexidade. É comum encontrar diferentes aplicações sendo executadas em sistemas embarcados. O projeto de sistemas embarcados demanda métodos e ferramentas que possibilitem a simulação e a verificação de um modo eficiente e prático. Este trabalho propõe o desenvolvimento e a avaliação de uma solução para a modelagem e simulação de sistemas embarcados heterogêneos de forma distribuída, através da integração do Ptolemy II com o High Level Architecture (HLA), em que o último é um middleware para simulação de eventos discretos distribuídos. O intuito dessa solução é criar um ambiente com alto desempenho que possibilite a execução em larga escala de modelos heterogêneos. Os resultados dos experimentos demonstraram que o uso da simulação não distribuída para algumas situações assim como o uso da simulação distribuída utilizando poucas máquinas, como, uma, duas ou três podem ser inviável. Demonstrou-se também a viabilidade da integração das duas tecnologias, além de vantagens no seu uso em diversos cenários de simulação, através da realização de diversos experimentos que capturavam dados como: tempo de execução, dados trocados na rede e uso da CPU. Em um dos experimentos realizados consegue-se obter o speedup de fator quatro quando o modelo com quatro mil atores foi distribuído em oito diferentes computadores, em um experimento que utilizava até 16 máquinas distintas. Além disso, os experimentos também demonstraram que o uso do HLA apresenta grandes vantagens, de fato, porém com certas limitações.

Made available in DSpace on 2015-05-14T12:36:54Z (GMT). No. of bitstreams: 1 arquivototal.pdf: 2004014 bytes, checksum: 3d8ca87826ca89996bb9c71a82501746 (MD5) Previous issue date: 2010-03-04 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / In this work, we present the development of an embedded system prototyping with soft-core Nios II and FPGA for a holter monitor that implements data compression, using the PPM Algorithm, and simulate ECG signals through the implementation of the Fourier series. Through a holter monitor, cardiologists can obtain ECG signals, serving as the basis for the perception of symptoms and activities of patients. These signals are captured and recorded by monitors in periods greater than or equal to 24 hours, requiring large storage size to store them, therefore increasing cost of the monitor. Using the PPM algorithm, a monitor holter can considerably reduce the size of the signals stored, thus reducing storage space and cost of device, addition to allow rapid transmission of the data. Integrating the ECG signal simulator to the device, is possible to generate samples of ECG via the embedded system, saving time and eliminating difficulties in obtaining signals, compared with the capture of real ECG signals by invasive and noninvasive methods. It enables the analysis and study of normal and abnormal ECGs. An embedded system on programmable chip (SOPC) was prototyped with a development kit containing peripherals and FPGA chip compatible with the Nios II. Architecture soft-core was set to compact operating system and software modules have been successfully developed, ported and validated on this platform. / Neste trabalho, é apresentado o desenvolvimento de um sistema embarcado com prototipagem em FPGA contendo instanciação do processador soft-core Nios II (SOPC System on a Programmable Chip), para um monitor holter que implementa compressão de dados, utilizando o algoritmo PPM, e simula sinais ECG através da implementação das Séries de Fourier. Através de um monitor holter, cardiologistas podem obter sinais ECG, que servem de base para a percepção de sintomas e atividades em pacientes, captados e armazenados pelos monitores em períodos maiores ou iguais a 24 horas, requisitando grandes espaços de armazenamento, aumentando, assim, o custo deste monitor. Utilizando o PPM, o dispositivo desenvolvido poderá reduzir consideravelmente a quantidade de dados armazenados, reduzindo, portanto, o espaço de armazenamento e o custo do dispositivo, permitindo ainda a rápida transmissão dos dados. Integrando o simulador de sinais ECG ao dispositivo, possibilita-se a geração de amostras de sinais eletrocardiográficos através do sistema embarcado, economizando tempo e eliminando dificuldades na obtenção de sinais, em comparação com a captação real de sinais ECG através de métodos invasivos e nãoinvasivos. O mesmo permite a análise e o estudo de sinais ECG normais e anormais. Um sistema embarcado em chip programável (SOPC) foi prototipado com uma placa contendo periféricos e uma pastilha FPGA dotada de compatibilidade com o Nios II; a arquitetura do soft-core foi configurada em sistema operacional compacto e módulos de software foram exitosamente desenvolvidos, portados e validados sobre essa plataforma.

Esta dissertação trata sobre o projeto, implementação e avaliação de um filtro híbrido para supressão de ruído em sistemas de alta potência. Seu desempenho será otimizado para reduzir a magnitude de ruídos impulsivos, que são comuns em dispositivos de alta potência, como inversores de frequência que controlam motores trifásicos. O filtro híbrido proposto é avaliado empiricamente em um inversor de frequência que é controlado por um sistema embarcado. A abordagem proposta é comparada com abordagens clássicas de filtragem digital como média móvel, filtro de resposta finita ao impulso (FIR) e filtro de resposta infinita ao impulso (IIR). / This work presents the project, implementation and evaluation of a hybrid filter used for noise supressing in high power switching converters. It is optimized to reduce impulsive noise that is commonly present in high power devices like frequency inverters that control three-phase motors. The hybrid filter is evaluated empirically in a frequency inverter that is controlled by an embedded system. This approach is compared to classical ones, like the moving average, the finite impulse response (FIR) and the infinite impulse response (IIR) filters.