Denna uppsats har haft examensarbetet “MPLS kontra traditionell IP-routing - enjämförelse av resursåtgång” av Sebastian Viking och Anton Öhlin som stöd. Derasarbete jämförde processoranvändning vid routing med, respektive utan, MPLS.Resultatet påvisade att MPLS gav högre processorbelastning gentemot traditionell IProuting,tvärtemot vad teorin för MPLS säger. På grund av uppenbara motsägelsermellan teori och praktik ämnade detta arbete skapa en hypotes som undersöks deduktivtmed målet att bekräfta dess utsaga: På grund av MPLS, respektive IP:s implementation iunderliggande hårdvaruarkitektur, kommer ingen märkbar skillnad iprocessorbelastning att uppvisas vid tester där en routers uppgift är att förmedla paket.Vi har därför återskapat deras tester för att verifiera äktheten i deras resultat. Resultetfrån våra egna tester visade ingen uppenbar olikhet mellan routingteknikerna IP medCEF, respektive MPLS. Presenterat resultat visar därmed på att hypotesen, som stöds avteknikernas teori, bevisats i praktiken från denna undersökning. / This paper was based on the thesis "MPLS kontra traditionell IP routing - enjämnförelse av resursåtgång" by Sebastian Viking and Anton Öhlin. Their workcompared the CPU usage when performing routing with, and without, MPLS. Theresults demonstrates that MPLS provides higher processor load over traditional IProuting, contrary to the theory of MPLS. Due to the apparent contradictions betweentheory and practice has this work intended to create a hypothesis examined deductivelywith the aim to confirm its statement: Because of MPLS, and IP's, implementation ofthe underlying hardware architecture should no noticeable difference in processor usagebe presentated at tests where a router's job is to convey the package. Therefore, we recreatedtheir tests to confirm the authenticity of their results. The results from the testsin this paper showed no significant difference between IP routing technologies withCEF, and MPLS. Presented results thus confirm the hypothesis supported by thetheories behind the techniques used.

FPGA based systems have been heavily used to prototype and test Application Specic Integrated Circuit (ASIC) designs with much lower costs and development time compared to hardwired prototypes. In recentyears, thanks to both the latest technology nodes and a change in the architecture of reconfigurable integrated circuits (from traditional Complex Programmable Logic Device (CPLD) to full-CMOS FPGA), FPGAs have become more popular in embedded systems, both as main computation resources and as hardware accelerators. A new era is beginning for FPGA based systems: the partial run-time reconguration of a FPGA is a feature now available in products already on the market and hardware designers and software developers have to exploit this capability. Previous works show that, when designed properly, a system can improve both its power efficiency and its performance taking advantage of a partial run-time reconfigurable architecture. Unfortunately, taking advantage of run-time reconfigurable hardware is very challenging and there are several problems to face: the reconfiguration overhead is not negligible compared to nowadays CPUs performance,the reconfiguration time is not easily predictable, and the software has to be re-though to work with a time-evolving platform. This thesis project aims to investigate the performance of a modern run-time reconfigurable SoC (a Xilinx Zynq 7020), focusing on the reconfiguration overhead and its predictability, on the achievable speedup, and the trade-off and limits of this kind of platform. Since it is not always obvious when an application (especially a real-time one) is really able to use at its own advantage a partial run-time reconfigurable platform, the data collected during this project could be a valid help for hardware designers that use reconfigurable computing. / FPGA-baserade system har tidigare främst använts för snabb och kostnadseffektiv konstruktion av prototyper vid framtagandet av applikationsspecika integrerade kretsar (ASIC). På senare år har användandet av FPGA:er i inbyggda system för implementation av hårdvaruacceleratorers såväl som huvudsaklig beräkningsenhet ökat. Denna ökning har möjliggjorts mycket tack vare den utveckling som har skett av rekonfigurerbara integrerade kretsar: från de mer traditionella Complex Programmable Logic Devices (CPLD) till helt CMOS-baserade FPGA:er. Nu inleds en ny era för FPGA-baserade system tack vare möjligheten att under körning rekonfigurera delar av FPGA:n genom så kallad partial run-time reconguration(RTR) - en teknik som redan idag finns tillgänglig i produkter på marknaden. Tidigare forskning visar att användandet av en RTR-baserad hårdvaruarkitektur kan ha en positiv effekt med avseende på prestanda såväl som strömförbrukning. Att använda RTR-baserad hårdvara innebär dock flera utmaningar: En ej försumbar rekonfigurationstid måste tas i beaktning, så även den icke-deterministiska exekveringstiden som en rekonfiguration kan innebära. Vidare måste anpassningar av mjukvaran göras för att fungera med en hårdvaruplattform som förändras över tid. Denna uppsats syftar till att undersöka prestandan hos ett modernt RTRbaserat SoC (Xilinx Zynq 7020) med fokus på rekonfigurationstider och dess förutsägbarhet, prestanda ökning, begränsningar samt nödvändiga kompromisser som denna arkitektur innebär. Huruvida en applikation kan dra nytta av en RTR-baserad arkitektur eller inte kan vara svårt att avgöra. Den insamlade datan som presenteras i denna rapport kan dock fungera som stöd för hårdvarukonstruktörer som önskar använda en RTR-baserad plattform.