Partant des déterminants du renvoi soulevés par Zauberman (1982) et tenant compte des particularités du contexte carcéral, nous avons tenté, en effectuant des entrevues semi-dirigées auprès d’agents correctionnels, de comprendre quelles logiques sont à la base de la production de l’isolement disciplinaire, c’est-à-dire celles qui mènent un agent à reconnaitre une situation problématique et à la renvoyer devant le comité disciplinaire. Nos résultats permettent d’effectuer certains constats à l’égard de chacune des étapes du processus disciplinaire et rapportent des recommandations faites par les participants afin d’en améliorer le fonctionnement. Étonnament, l’objectif de punition serait rarement le principal objectif du renvoi d’un acte. Aussi, bien que les déterminants soulevés par Zauberman (1982) s’appliquent aux logiques des agents correctionnels, ceux-ci s’avèrent parfois être davantage déterminants de non-renvoi considérant les particularités du contexte carcéral qui créent certaines singularités telles que l’apparition d’un autre déterminant, celui du poids des règlements et procédures.

Thèse (M.Sc.)--Université Laval, 2006. / Bibliogr.: f. [106]-111. Publié aussi en version électronique dans la Collection Mémoires et thèses électroniques.

Thèse (M.Sc.)--Université Laval, 2007. / Titre de l'écran-titre (visionné le 5 mai 2008). Bibliogr.

Thèse (M.Sc.)--Université Laval, 2006. / Titre de l'écran-titre (visionné le 28 mars 2007). Dans le titre et le résumé, le "w" du symbole "w-NAF" s'apparente à la lettre grecque omega. Bibliogr.

Th. Doct.--Electronique--Paris 11, 1986.

Th. doct.-ing.--Trait. de l'inf.--Lille 1, 1980. N°: 249.

Nous étudions le problème de la synthèse automatique de programmes dans des architectures multi-composants tels qu'elles respectent les spécifications par construction. Le principal objectif de cette thèse est de développer des procédures pour résoudre le problème de synthèse qui peut conduire à des implémentations efficaces. Chaque composant a une observation partielle sur l'état global du système multi-composants. Le problème est alors de fournir des protocoles basés sur les observations tel que les composants synthétisés assurent les spécifications pour tout le comportement de leur environnement.L'environnement peut être antagoniste, ou peut avoir ses propres objectifs et se comporter de façon rationnelle. Nous étudions d'abord le problème de synthèse lorsque l'environnement est présumé antagoniste. Pour ce contexte, nous proposons une procédure "Safraless" pour la synthèse d'un composant partiellement informé et un environnement omniscient à partir de spécifications KLTL+. Elle est implémentée dans l'outil Acacia-K. Ensuite, nous étudions le problème de synthèse lorsque les composants de l'environnement ont leurs propres objectifs et sont rationnels. Pour le cadre plus simple de l'information parfaite, nous fournissons des complexités serrées pour des objectifs oméga-réguliers particuliers. Pour le cas de l'information imparfaite, nous prouvons que le problème de la synthèse rationnelle est indécidable en général, mais nous regagnons la décidabilité si on demande à synthétiser un composant avec observation partielle contre un environnement multi-composante, omniscient et rationnel. / Doctorat en Sciences / info:eu-repo/semantics/nonPublished

Partant des déterminants du renvoi soulevés par Zauberman (1982) et tenant compte des particularités du contexte carcéral, nous avons tenté, en effectuant des entrevues semi-dirigées auprès d’agents correctionnels, de comprendre quelles logiques sont à la base de la production de l’isolement disciplinaire, c’est-à-dire celles qui mènent un agent à reconnaitre une situation problématique et à la renvoyer devant le comité disciplinaire. Nos résultats permettent d’effectuer certains constats à l’égard de chacune des étapes du processus disciplinaire et rapportent des recommandations faites par les participants afin d’en améliorer le fonctionnement. Étonnament, l’objectif de punition serait rarement le principal objectif du renvoi d’un acte. Aussi, bien que les déterminants soulevés par Zauberman (1982) s’appliquent aux logiques des agents correctionnels, ceux-ci s’avèrent parfois être davantage déterminants de non-renvoi considérant les particularités du contexte carcéral qui créent certaines singularités telles que l’apparition d’un autre déterminant, celui du poids des règlements et procédures.

Le résumé en français n'a pas été communiqué par l'auteur. / Our thesis has for purpose to explain how subcontracting SMEs evolving in changing and globalized space industry respond to institutional complexity whilst going international. We refer to the literature on SMEs’ internationalization: processual approaches, International Entrepreneurship, research investigating more specifically subcontracting firms and their modes of internationalization, as well to institutional logics perspective. We conducted a single-embedded qualitative case study in the space industry in France with five subcontracting SMEs, carried out 4 open-ended interviews, 35 semi-structured interviews, took part in 2 international events and 3 professional meetings and analyzed 830 pages of field material related to the space industry. Our analysis shows that social actors involved in space activities and SMEs perceive two institutional logics: Space as National Pride and Space as Global. These both logics drive institutional change which creates institutional uncertainty and institutional disequilibrium between French and international markets. Despite the same changing context, the five SMEs adapt different strategies reflected in different patterns of internationalization. We suggest that this variation may be explain by each SME’s receptivity to institutional change and more particularly by the meaning associated to the impact of change on firms’ activities perceived as: either local threat, status quo, ambiguity, international threat, or potential growth. Furthermore, we suggest that receptivity to institutional change and more particularly the attitude associated to the French space industry, with namely: loyalty to one big contractor, inconsistency, historical ties, new dynamic needed, and detachment may contribute to reinforce the type of strategy and to shape patterns of internationalization.

Tableau d'honneur de la Faculté des études supérieures et postdoctorales, 2022 / Alors que les appareils de tous les jours deviennent de plus en plus intelligents et interconnectés, il existe un besoin d'appareils intégrés dotés de capacités de traitement étendues qui favorisent des cycles de développement courts. Dans les applications IoT (Internet of Things), il est également nécessaire que ces dispositifs intégrés soient à faible consommation d'énergie et à faible latence pour traiter efficacement les données de plusieurs capteurs en parallèles. Ce besoin peut être largement satisfait par les dispositifs SoC FPGA ou System-on-Chip Field Programmable Gate Array (en français, systèmes sur puce intégrant des circuits logiques programmables). Les dispositifs SoC FPGA intègrent un HPS (Hard Processing System) étroitement lié à une structure FPGA. Tout en permettant un délai de conception rapide par rapport aux dispositifs ASIC (Application-Specific Integrated Circuit) traditionnels, le SoC FPGA permet d'apporter des mises à niveau matérielles aux dispositifs déployés via ses diverses interfaces. De plus, la combinaison du HPS avec le FPGA apporte de nombreux avantages aux applications comme l'intelligence artificielle en permettant la mise en œuvre avec facilité de circuits massivement parallèles. Cependant, le problème avec les dispositifs SoC FPGA réside dans la manière dont les données de configuration sont stockées. Par exemple, dans les dispositifs ASIC, le circuit est implémenté directement dans le silicium. Alors qu'un acteur malveillant pourrait effectuer la rétro-ingénierie du silicium pour récupérer la fonction du circuit, un tel exploit nécessite des équipements coûteux, des connaissances approfondies et un processus fastidieux. Cependant, étant donné que les FPGA sont composés d'une structure reconfigurable, les données de configuration doivent être stockées dans une structure de mémoire à l'intérieur de l'appareil. L'extraction de ces données pourrait fournir à un acteur malveillant des informations précieuses sur le fonctionnement du circuit sans nécessairement impliquer le processus de rétro-ingénierie matérielle long et coûteux. Ce mémoire se concentre sur l'aspect cybersécurité des dispositifs SoC FPGA qui pourraient mettre en péril les données de configuration du FPGA. Par exemple, alors que les périphériques FPGA traditionnels peuvent être correctement sécurisés en limitant l'accès aux interfaces directement connectées à la mémoire des données de configuration, les interconnexions complexes du HPS avec le FPGA ajoutent un niveau de complexité qui transfère nécessairement la tâche de sécuriser le périphérique aux développeurs. Cette complexité accrue est la principale préoccupation étudiée dans ce mémoire. Nous visons à produire un modèle générique de menace de cybersécurité pour les dispositifs SoC FPGA afin de fournir une base de référence sur laquelle les concepteurs peuvent s'appuyer tout en effectuant l'analyse de cybersécurité de leurs conceptions. Nous effectuons un examen approfondi des attaques existantes sur les appareils SoC FPGA et identifions les vulnérabilités potentielles. L'une des vulnérabilités identifiées, qui concerne les effets des injections de fautes électromagnétiques, fait l'objet d'une étude approfondie de sa faisabilité. Une deuxième vulnérabilité identifiée, liée à la mémoire synchrone dynamique à accès aléatoire (SDRAM) est confirmée via une démonstration pratique qui exploite le processus de démarrage du dispositif SoC FPGA. / As everyday devices become increasingly intelligent and further interconnected, there is a need for integrated devices with extensive processing capabilities that favour short development cycles. In applications of the Internet of Things (IoT), there is a further need for these integrated devices to be low-power and low-latency to efficiently process data from multiple sensors in a parallel fashion. This need can largely be met by Systems on a Chip (SoC) Field Programmable Gate Array (FPGA) devices. SoC FPGA devices incorporate a hard processing system (HPS) intricately connected with an FPGA fabric. While allowing for a quick design turnaround time compared to traditional Application-Specific Integrated Circuit (ASIC) devices, SoC FPGA conveniently allows for hardware upgrades to be brought to deployed devices through its various interfaces. Furthermore, the combination of the HPS with the FPGA brings many advantages to applications such as artificial intelligence by allowing massively parallel circuits to be implemented with relative ease. However, how the configuration data is stored is a concern with SoC FPGA devices. For instance, in ASIC devices, the circuit is implemented directly within the silicon. While a malicious actor could reverse engineer the silicon to retrieve the circuit's function, such a feat requires expensive equipment, extensive expert knowledge, and a tedious process. However, since FPGA devices are composed of a reconfigurable fabric, one must store the configuration data within a memory structure inside the device. Extracting this data could provide a malicious actor with valuable insight into the circuit's function without necessarily implicating the expensive and time-consuming hardware reverse engineering process. This thesis focuses on the cybersecurity aspect of SoC FPGA devices that could jeopardize the FPGA's configuration data. For instance, while one can adequately secure traditional FPGA devices by limiting access to interfaces directly connected to configuration data's memory, the HPS's intricate interconnections with the FPGA add a level of complexity that necessarily handovers the task of securing the device to the developers. This increased complexity is the primary concern being investigated in this thesis. We aim to derive a generic cybersecurity threat model for SoC FPGA devices to provide a baseline for designers to build upon while performing the cybersecurity analysis of their designs. We provide a thorough review of existing attacks on SoC FPGA devices and identify potential vulnerabilities. One of the identified vulnerabilities, which deals with the effects of electromagnetic fault injections, is the subject of an in-depth investigation into its feasibility. A second identified vulnerability related to the Synchronous Dynamic Random Access Memory (SDRAM) is confirmed via a practical demonstration that exploits the boot process of the SoC FPGA device.