L'analyse des flots de conception classiques montre que les causes d'un tel coût de développement peuvent être ramenées, en grande partie, à l'intégration tardive des parties logicielles et matérielles d'un système multiprocesseurs mono puces (MPSoC). Les travaux de cette thèse s'intéressent à ce problème d'intégration tardive en proposant un modèle unifié permettant la représentation conjointe à différent nivaux d'abstraction des architectures logicielles/matérielles. Ce modèle doit faciliter la conception graduelle de ces architectures tout en permettant la validation et l'évaluation, à chaque niveau d'abstraction, des performances qui en découlent. Les contributions apportées par cette thèse sont (1) la définition d'un modèle de représentation unifié et à différents niveaux d'abstraction des architectures logicielles/matérielles des systèmes MPSoC basé sur le concept d'interface abstraite logiciel/matériel, (2) la spécification d'une sémantique d'exécution de ce modèle dans le cadre d'un environnement de cosimulation globale basé sur SystemC et (3) la proposition d'une méthodologie de raffinement automatique de ces interfaces abstraites exploitant une technologie de composition à base de graphe de dépendance de services.

Today's systems-on-chip are multiprocessor. They are characterized by an increasing complexity and a reduced time to market. To tackle this complexity, the use of high level programming models seems to be a promising approach. In this work, we propose an MPSoC design flow, based on the use of high level parallel programming models API to design embedded software. An automated refinement of these API on target architecture is used. For that purpose, (1) MPSoC hardware/software interfaces were studied; then (2) parallel programming models and their classification in terms of provided abstraction were presented. The proposed flow has been used in two design experiments: (1) an MPEG video encoder, namely OpenDivX, using the MPI parallel programming model and targeting the ARM Integrator prototyping platform, (2) a software defined radio using the CORBA parallel programming model and targeting specific hardware architecture.

L'intégration dans une seule puce de un ou plusieurs processeurs et de composants matériels spécifiques permet le développement de systèmes complexes appelés systèmes monopuce. L'accroissement de la complexité de ces systèmes fait de la maîtrise de leurs conceptions un défi à relever par les concepteurs.<br />La réutilisation des composants dans ces systèmes est rendue difficile par leur hétérogénéité, notamment en terme de protocole et d'interface physique. Une solution est offerte par l'abstraction des communications entre les composants dans un modèle du système. Un flot de conception doit alors permettre de passer de cette représentation abstraite au circuit final dans lequel les composants du système sont connectés par des interfaces de communication à un réseau de communication.<br />Les contributions apportées par cette thèse à cette méthodologie sont la définition d'un modèle de spécification des interfaces de communication basé sur un graphe de dépendances de services, ainsi qu'une méthodologie pour la génération automatique d'interfaces de communication pour les systèmes monopuces. Cette méthodologie a amené au développement d'un outil de génération automatique de ces interfaces. L'approche proposée a été validée à travers deux expérimentations : une interface en charge de la détection d'erreurs de transmissions et une interface avec un bus AMBA pour la réalisation de primitives MPI.

Ce travail de thèse s'intègre dans le cadre du développement de nouvelles approches de conception afin de réduire significativement la consommation électrique des Systèmes sur Puce (SoC)ou des Objets Communicants utilisés pour traiter numériquement des signaux. Le but est alors d'obtenir des systèmes entièrement contrôlés par les événements contenus dans les signaux. Dans ce contexte, une nouvelle catégorie de chaîne de traitement est définie, associant une implémentation matérielle asynchrone (sans horloge globale) et un échantillonnage non uniforme dans le temps dit « par traversée de niveaux ». Un convertisseur Analogique/Numérique dédié à<br />cette tâche ayant déjà été réalisé, ce travail se focalise sur le traitement des données composées de couples amplitude-temps dont cette thèse montre que toute opération doit obligatoirement prendre en compte l'information temporelle. Des filtres numériques à réponse impulsionnelle finie (RIF) et infinie (RII) sont alors définis dans le cadre de signaux échantillonnés non uniformément. Des architectures sont proposées puis comparées à celles utilisées classiquement montrant que la complexité combinatoire était accrue. Un critère sur le choix de la technologie à privilégier, spécifiant la charge de calcul totale sur une durée finie, montre alors qu'en diminuant le nombre de points traités, l'approche asynchrone peut compenser le surcoût de complexité. Ainsi le traitement de signaux faiblement actifs par une chaîne asynchrone, combinant échantillonnage non uniforme et conception asynchrone, permet de réduire son activité moyenne et donc la consommation du circuit intégré, rendant cette technologie très attractive pour le domaine des SoC.

Cette thèse se situe dans le domaine de la microélectronique à haute température, et concerne particulièrement les applications industrielles à bas coût et grand volume de production. A partirde l'étude de la physique des composants semiconducteurs et des<br />matériaux pour la microélectronique, cette thèse élargit jusqu'à environ 250C la plage de température d'utilisation des technologies CMOS et BiCMOS standards, sur substrat de silicium, à travers des techniques de conception de circuits intégrés, sans toutefois modifier les procédés de fabrication. Les études et les tests ont été expérimentés sur une technologie CMOS et une technologie BiCMOS commerciales. Deux applications industrielles, représentatives du marché potentiel des applications des circuits intégrés à haute température, ont permis de vérifier dans la pratique les résultats théoriques obtenus.

Les systèmes à fibre optique ont été commercialement utilisés depuis les années 80 pour la transmission de signaux haut débit sur de longues distances. Plus récemment, l'introduction de l'amplificateur optique et du multiplexage en longueur d'onde a permis la <br />transmission et la régénération de signaux de très haut débit directement dans le domaine optique. Cependant, la faible connectivité des réseaux actuels rend encore inefficace l'utilisation de la bande passante disponible. A présent, les systèmes à fibre optique évoluent en permettant de plus en plus, non seulement la <br />transmission mais aussi la commutation de signaux directement dans le domaine optique.<br /><br />Parmi les technologies existantes pour réaliser la commutation de signaux lumineux, les commutateurs micro-usinés en silicium avec propagation de signaux dans l'air se sont révélés comme une des <br />technologies les plus prometteuses. Ces dispositifs présentent des niveaux de pertes d'insertion et de diaphonie intercanaux plus faibles que les commutateurs à base de guides d'onde surtout dans les commutateurs à très grand nombre de ports.<br /><br />Ce travail de recherche a été focalisé sur la conception de commutateurs optiques micro-usinés. Après avoir révélé les avantages et les possibles applications de ces dispositifs dans les réseaux optiques, nous avons modélisé la propagation de signaux dans les <br />commutateurs optiques et nous avons appliqué ces modèles pour calculer les pertes d'insertion. Une étude comparative a été réalisée sur les microactionneurs électrostatiques et plusieurs modèles ont été obtenus par couplage des théories électrostatique <br />et structurelle. La cosimulation multilangage à été examinée comme méthodologie pour la validation globale de commutateurs optiques. <br />Finalement, nous avons exploré les technologies de fabrication à travers la conception d'un prototype sur micro-usinage en surface.

Cette thèse est consacrée à l'étude du comportement de processeurs digitaux face à l'un des effets induits par l'environnement radiatif : le phénomène dit SEU ou upset qui se traduit par le basculement intempestif du contenu d'un élément mémoire comme conséquence de l'ionisation produite par le passage d'une particule chargée. Les conséquences de ce phénomène dépendent de l'instant d'occurrence et de l'élément mémoire affecté et peuvent aller de la simple erreur de résultat à la perte de contrôle d'un engin spatial. Les techniques de durcissement ne pouvant pas garantir entièrement l'immunité face aux upsets des circuits candidats aux applications spatiales, des méthodes d'estimation des taux d'erreurs de ces applications par des tests sous radiation ou par injection de fautes s'avèrent nécessaires, dans le double but de choisir les circuits les moins sensibles à ces effets et d'étudier le comportement des applications de vol face aux upsets. L'objectif de cette thèse consiste en la définition d'une méthode d'injection de fautes de type upset et de son expérimentation sur différentes architectures digitales afin d'étudier ses potentialités ainsi que son efficacité. La méthode proposée se base sur l'injection d'erreurs de type upset sur une carte digitale bâtie autour du processeur cible, comme conséquence de l'activation d'un signal d'interruption asynchrone. L'exécution de la séquence de traitement de l'interruption appelée CEU dans cette thèse (Code Emulant un Upset) provoquera la modification du contenu d'un bit sélectionné aléatoirement parmi les éléments de la zone mémoire sensible aux upsets du processeur. L'implantation de cette technique a été réalisée par l'intermédiaire d'un système THESIC, testeur dédié à la qualification sous radiation de circuits intégrés. Ce système comporte deux cartes digitales (carte mère/carte fille), dont la configuration s'est révélée adaptée aux contraintes imposées par la technique d'injection de fautes proposée. L'objectif final de ces recherches a été de démontrer que le taux d'erreurs d'une application peut être prédite à partir des résultats issus d'essais d'injection d'upsets et des mesures des sensibilités des éléments mémoires du processeur considéré. La confrontation de ces prédictions avec des mesures réalisées à l'aide d'accélérateurs de particules, a permis de montrer la validité de l'approche proposée pour différents types de processeurs.

La complexité des systèmes électroniques, due au progrès de la technologie microélectronique, nécessite une augmentation correspondante de la productivité des méthodes de conception et de vérification. Une faible performance de la simulation est un des obstacles majeurs à une conception rapide et peu coûteuse de produits de haute qualité. Dans cette thèse nous<br />proposons des méthodes pour améliorer la performance d'une simulation dirigée par événements ou par horloge de modèles décrits en langages de description de matériel. Nous présentons d'abord les méthodes automatisées d'optimisation et de transformation de modèles VHDL, pour l'accélérer la simulation<br />dirigée par événements. Elles sont fondées sur une analyse précise de la performance en simulation de diverses constructions du langage VHDL, et permettent de convertir le modèle initial en un autre modèle<br />plus efficace, tout en garantissant l'invariance de son comportement. D'autres techniques d'accélération utilisent l'abstraction du modèle : abstraction comportementale, de types de données ou d'objets et permettent de supprimer du modèle des détails inutiles dans le cas d'une simulation particulière. Des outils prototype compatibles avec les simulateurs<br />existants sont développés. Pour améliorer l'efficacité de la simulation dirigée par horloge, nous introduisons une représentation de la fonctionnalité du système par graphes de décision de haut niveau (DDs). Diverses formes de DDs<br />– graphes vectoriels, compressés ou non et graphes orientés registres<br />– sont définis pour optimiser une représentation du système sur plusieurs niveaux d'abstraction. De plus, de nouveaux algorithmes plus rapides d'évaluation des réseaux de DDs sont développés. Ils emploient, seuls ou en combinaison, les deux techniques de simulation : la technique dirigée par événements et l'évaluation rétrogradée. L'ensemble des prototypes fondé sur ces méthodes permet d'obtenir un gain de performances prometteur par rapport aux outils commerciaux

L'arithmétique virgule flottante utilisée en machine pour le calcul scientifique introduit des erreurs dans le résultat des opérations. Le calcul sur ordinateur porte en effet sur des opérandes qui possèdent un nombre limité de chiffres significatifs, lesquels ne représenent qu'une approximation de la valeur exacte. Au fur et à mesure du déroulement des programmes, on assiste à une dégradation progressive de la précision des nombres manipulés. Ces accumulations d'erreurs peuvent conduire à des résultas invalides sans que l'utilisateur en soit averti. Parmi les solutions développées pour maîtriser les erreurs du calcul en machine, seule l'utilisation d'une arithmétique exacte conduit à un résultat dont on est sûr qu'il est correct. Malheureusement cette solution est obtenue par logiciel au prix d'un temps de calcul extrêmement long. Une des principales raisons de la lenteur de ce type de logiciel provient du fait qu'ils s'exécutent sur des processeurs qui ne disposent pas d'une arithmétique adaptée au calcul exact. Il faut donc faire une émulation de chaque opération élémentaire de l'arithmétique exacte en faisant appel à des routines logicielles utilisant les instructions disponibles sur le processeur. Cette émulatioan entraîne alors une dégradation des performances de l'arithmétique, et donc des logiciels, utilisés pour le calcul exact. On propose de développer un circuit qui réalisera au niveau matériel toutes les opérations élémentaires de l'arithmétique exacte. L'architecture du circuit sera optimisée pour répondre aux spécificités de cette arithmétique et plus particulièrement pour calculer sur des nombres de grande taille. Afin d'augmenter encore les performances des logiciels, on intègrera en matériel certaines fonctions usuelles du calcul exact.

Cette thèse traite de la faisabilité de l'intégration d'un service de visiophonie sur les terminaux mobiles de prochaine génération au travers d'une méthodologie de conception des<br />systèmes multimedia embarqués. <br />Nous commençons par situer le contexte de l'étude, les réseaux 3G, les terminaux mobiles, les processeurs pour le codage vidéo, ainsi que les normes de codage des groupes ISO/MPEG et UIT-T. Puis, nous proposons une méthodologie de conception au niveau système prenant en compte les contraintes de l'embarqué, en particulier, l'autonomie du terminal que nous appliquons au<br />codeur vidéo H.263 (recommandation UIT-T). Cette méthodologie s'articule autour de deux axes: algorithmique (spécification système et analyse de performance) et architectural (partitionnement matériel / logiciel et analyse de l'efficacité de l'implémentation). <br />Face aux contraintes de la visiophonie embarquée, nous proposons un nouveau schéma de compression vidéo exploitant l'information sémantique de l'image vidéo, dans l'esprit de la norme MPEG-4 (codage objet). Nous proposons ainsi, à la fois un algorithme adaptatif pour l'extraction du visage, et un nouveau schéma de codage pour la compression vidéo à très bas débit.