Les systèmes inductifs sans contact télé-alimentés à hautes performances, tels que les systèmes subcutanés ou de cryptographie, souffrent d'une forte consommation des circuits numériques et de faibles distances de communication. L'utilisation de circuits numériques asynchrone a déjà prouvé les bénéfices de ce type de conception : un gain en consommation et une forte robustesse aux variations de la tension d'alimentation. Le but de cette étude est de tirer au maximum profit de ces propriétés en développant une nouvelle classe de systèmes inductifs sans contact et télé-alimentés dédiés à un fonctionnement asynchrone. Pour cela, ces circuits sont utilisés en adéquation avec une communication asynchrone par évènements à travers le lien inductif. Cette nouvelle classe de systèmes inductifs télé-alimentés complètement asynchrones utilise des communications par évènements à débit dynamiquement variable et des étiquettes dites autoadaptatives au débit des données. Ces communications à travers le lien inductif utilisent la modulation de phase associée à un code cyclique asynchrone. La souplesse générée par ce nouveau principe de communication autorise des communications à hauts débits tout en offrant une adaptation dynamique aux conditions environnementales. Ainsi, le débit de la communication peut être réduit pour offrir des distances de communication plus importantes ou pour réduire la consommation de l'étiquette. Un prototype de ce type d'étiquette, réalisé sur une technologie CMOS 0.13 um à 6 niveaux de métaux, a montré la faisabilité de la démodulation des communications à débit quelconque inférieur ou égal à 1.02 Mbps pour une consommation globale inférieure à 120 uW.

Ce travail de thèse s'intègre dans le cadre du développement de nouvelles techniques de protection des circuits intégrés face aux attaques par analyse de courant en exploitant les propriétés de la<br />logique asynchrone. En effet, ces attaques qui exploitent les faiblesses d'implémentation matérielle des composants cryptographiques pour retrouver des informations secrètes, sont parmi les attaques non<br />intrusives les plus efficaces et les plus faciles à mettre en œuvre. Ainsi, nous proposons dans ces travaux l'utilisation de la logique asynchrone Quasi Insensible aux Délais (QDI) pour sécuriser les circuits intégrés contre ce type d'attaques. Les propriétés de la logique QDI apparaissent particulièrement intéressantes pour sécuriser l'implémentation des circuits intégrés car elles permettent de contrôler finement l'activité électrique. Le travail a porté dans un premier temps sur l'évaluation de la résistance des circuits asynchrones QDI. Les résultats obtenus montrent une nette amélioration du niveau de sécurité d'un circuit asynchrone par rapport à son équivalent synchrone, et permettent également d'identifier les limites de cette approche. Nous avons développé dans ces travaux, une méthode d'analyse formelle afin d'évaluer la sensibilité de la logique asynchrone QDI et présentons par la suite, de nouvelles contre-mesures exploitant la topologie de ces circuits. Cette étude a ainsi conduit à spécifier de nouvelles méthodologies de conception de circuits asynchrones sécurisés dans le but de pouvoir les intégrer dans la méthodologie automatisée TAST (TIMA Asynchronous Synthesis Tools).

Cette étude a été consacrée à l'analyse et à la simulation du bruit des oscillateurs afin de l'appliquer à des VCO (Voltage Controlled Oscillator) pour des circuits intégrés à la Fréquence Intermédiaire dans le domaine des téléviseurs. Une méthode de simulation originale de la fluctuation de période en mode transitoire a été mise au point grâce au simulateur du bruit en transitoire présent dans le simulateur ELDO et à un extracteur de la valeur de la période (basé sur le langage ELDO-FAS). Le premier VCO, basé sur une architecture utilisant un circuit résonnant LC (inductance-capacité) a été conçu et réalisé. L'inductance est située à l'extérieur de la puce. La variation de fréquence est produite par une capacité variable. Le problème majeur de cette capacité (déphasage parasite du courant capacitif) a été compensé de façon originale. Le bruit de phase de ce VCO a été mesuré, simulé de plusieurs façons, avec une bonne corrélation. La simulation de la fluctuation de période a été validée. Un second VCO, à relaxation, complètement intégré (il ne requiert aucun composant externe), devant remplacer le premier, a été conçu. Son architecture est basée sur des éléments RC (résistance-capacité) en mode différentiel. Il peut fonctionner sous une faible tension d'alimentation (5V). Son bruit de phase a été optimisé à l'aide de la méthode de simula-tion<br />des variations de période mentionnée plus haut.

Au fur et à mesure que la complexité s'accroit, il devient nécessaire de définir de nouvelles méthodes permettant de la gérer. Une des façons de maîtriser cette complexité est d'élever le niveau d'abstraction des spécifications en utilisant des langages de spécification systèmes. D'un autre côté, l'élévation du niveau d'abstraction augmente le fossé entre les concepts utilisés pour la spécification (processus communicants, communication abstraite) et ceux utilisés par les langages de description de matériel. Bien que ces langages soient bien adaptés à la spécification et la validation de systèmes complexes, les concepts qu'ils manipulent ne sont pas aisément transposables sur ceux des langages de description de matériels. Il est donc nécessaire de définir de nouvelles méthodes permettant une synthèse efficace à partir de spécifications systèmes. Le sujet de cette thèse est la présentation d'une approche de génération de code C et VHDL à partir de spécifications systèmes en SDL. Cette approche résout la principale difficulté rencontrée par les autres approches, à savoir la communication inter-processus. La communication SDL peut être traduite en VHDL en vue de la synthèse. Cela est rendu possible par l'utilisation d'une forme intermédiaire qui supporte un modèle de communication générale qui autorise la représentation pour la synthèse de la plupart des schémas de communication. Cette forme intermédiaire permet d'appliquer au système un ensemble d'étapes de raffinement pour obtenir la solution désirée. La principale étape de raffinement, appelée synthèse de la communication, détermine le protocole et les interfaces utilisés par les différents processus pour communiquer. la spécification raffinée peut être traduite en C et VHDL pour être utilisée par des outils du commerce. Nous illustrons la faisabilité de cette approche par une application à un système de télécommunication : le protocole TCP/IP sur ATM.

Les diverses branches de la conception de circuits intégrés, ont tendance aujourd'hui à se fondre en la notion de synthèse de système sur une puce ou de système de monopuce. Cela est dû à l'accroissement de la densité d'intégration, couplée à l'évolution des techniques de conception assistée. Au sein du flot de synthèse de systèmes monopuces, deux tendances en particulier se détachent, qui sont l'intégration croissante de logiciel embarqué dans de tels système, et la prise en compte très tôt dans le flot du problème de la consommation. Cette thèse s'intéresse à ces deux aspects de la conception de ystèmes actuels.<br />La première partie se focalise sur l'optimisation de programmes embarqués C. Ces travaux s'attachent principalement à optimiser à haut niveau les performances de programmes faisant un usage intensif de boucles et de tableaux, comme c'est le cas popur les applications de traitement du signal. Les optimisations étudiées et développées au cours de ces travaux, ont pour objectif de se substituer à des transformations manuelles de programmes embarqués, pratique qui reste courante de par l'incapacité de la plupart des compilateurs pour processeurs embarqués à gérer efficacement un code écrit à un niveau élevé.<br />La seconde partie de cette thèse se donne pour objectif de fournir une méthodologie d'estimation de la consommation dans un environnement de synthèse comportementale. C'est en effet à haut niveau d'abstraction que les stratégies de conception basse consommation ont l'impact le plus important sur la consommation du circuit final. Mais il est nécessaire pour cela de pouvoir juger de l'efficacité des stratégies base consommation appliquées, à l'ide d'un modèle d'estimation fiable.

La synthèse architecturale fait l'objet de recherches intensives depuis 1985. Quelques expériences ont été menées depuis 5 ans. Mais son application industrielle est très récente. Le but de cette thèse est de spécifier les contraintes industrielles pour des outils de synthèse architecturale et une méthode de conception adaptée afin d'introduire à terme la synthèse comportementale dans le flot de conception industriel. Les difficultés industrielles sont dues à la complexité des circuits et à des incompatibilités éventuelles avec les environnements de conception existants. Pour la conception de circuits complexes, nous présentons ici une méthode modulaire à base de synthèse architecturale. Nous spécifions aussi les caractéristiques nécessaires à un outil de synthèse comportementale pour son intégration dans le flot de conception industriel existant. Nous avons eu l'idée de combiner deux outils complémentaires de synthèse comportementale. L'application de cette méthode à un circuit industriel, nous a fourni de premiers résultats prometteurs : une réduction de la longueur des descriptions au cinquième, une réduction du temps de conception ainsi qu'un surplus en surface de seulement 5% par rapport à la méthode classique manuelle. Cependant, en appliquant notre méthode à un circuit plus complexe, nous avons mis en évidence les limites, à ce jour, des outils de synthèse architecturale utilisés dans cette thèse. Le temps de conception gagné par l'automatisation de la génération de l'architecture est perdu dans l'intégration des outils dans le flot de conception industriel existant.

Ce travail porte sur l'étude d'architectures dédiées à la segmentation d'images pour la vision industrielle. Nous nous sommes tournés vers des traitements issus de la morphologie mathématique, qui répondent aux exigences de la vision industrielle: généricité, robustesse, facilité de mise en oeuvre. Ces traitements sont basés sur la propagation de fronts de données selon les critères de géodésie et d'idempotence: ligne de partage des eaux, reconstruction, étiquetage, etc. Nous montrons leur efficacité dans des cas concrêts et établissons une liste des opérateurs qui seront implantés.<br />Deux approches architecturales sont abordées. Nous montrons, tout d'abord, qu'un automate cellulaire massivement parallèle permet de suivre simultanément tous les fronts de propagation, grâce à un mécanisme associatif visant àlimiter les contraintes de synchronization entre processeurs. cette architecture constitue une référence en terme d vitesse, mais aussi un outil d'étude du comportement des opérateurs géodésiques.<br />Ensuite, nous portons notre intérêt sur une architecture entrant mieux dans un contexte industriel. Elle repose sur des algorithmes génériques à balayage dépendant des données, que nous exposons. Il s'agit d'une machine pipe-line dans laquelle interviennent les parallélismes de flux, de contrôle et de données. Les difficultés rencontrées résident dans l'irrégularité inhérente aux algorithmes data-driven. Nous présentons une structure de données permettant l'accès simultané aux voisins d'un point quelconque et s 'acquittant d'un parcours non prédeterminé des points de l'image. La régularisation du flot d'instructions est également approfondie en se basant sur l'étude du comportement du processus de propagation dans des images d'origine industrielle. Cette architecture appelée SPIDDO conduit, pour la ligne de partage des eaux, à des vitesses de traitement de 40 ms lorsqu'elle est cadencée à 25 MHz.

Des techniques d'injection de fautes ont été utilisées depuis de nombreuses années pour évaluer la sûreté de systèmes ou de composants (matériels ou logiciels). Ces techniques sont fondées sur la création délibérée de fautes dans le système à tester, pendant l'exécution d'une application. Les sorties du système, et potentiellement certains signaux internes, sont enregistrés et ces données sont utilisées à la fin des expériences pour analyser le comportement du système en présence de fautes.<br />Le travail présenté dans cette thèse est focalisé sur des injections de fautes au niveau matériel, dans des circuits digitaux. Dans ce contexte, l'utilisation de prototypes a été proposé pour améliorer et accélérer la réalisation des campagnes d'injection. Les réseaux programmables (et en particulier les réseaux de type FPGA) sont de bons candidats pour implémenter de tels prototypes. La reconfiguration d'un FPGA peut toutefois nécessiter un temps assez long, ce qui peut constituer une limitation des techniques basées sur le prototypage, surtout si de nombreuses reconfigurations sont nécessaires pour réaliser l'injection des fautes. Afin de résoudre ce problème, cette thèse propose de mettre à profit les possibilités de reconfiguration partielle (ou locale) de certains réseaux. En utilisant cette possibilité, seule une partie du réseau doit être reconfigurée lorsque des modifications sont requises, ce qui conduit à des gains de temps notables lorsque seules quelques différences existent entre deux configurations successives.<br />Jusque là, le prototypage matériel n'a été employé que pour exécuter l'application sur des versions de circuits modifiées pour injecter les fautes souhaitées. L'injection elle-même était réalisée grâce à des dispositifs ajoutés dans le circuit et commandés par des signaux externes. Ces modifications étaient introduites soit dans la description de haut niveau (par exemple, VHDL comportemental) soit dans la description au niveau portes, avant d'implémenter le prototype. L'idée développée dans cette thèse est non seulement d'exécuter l'application sur un prototype, mais aussi de réaliser l'injection des fautes directement dans le composant (FPGA) en tirant profit des possibilités de reconfiguration. De cette façon, chaque injection (ou suppression) de faute nécessite une reconfiguration partielle du FPGA. En revanche, la description initiale du circuit n'a pas à être modifiée avant l'implémentation du prototype.<br />Cette thèse démontre la faisabilité d'une telle approche, pour deux types de fautes majeurs (les collages et les inversions de bits asynchrones, qui modélisent les fautes de type "Single Event Upset"). Le processus d'injection utilisant la reconfiguration partielle a été automatisé pour ces types de fautes dans le cas de prototypes implémentés sur des réseaux Virtex. Les avantages et les limitations par rapport aux techniques existantes ont été analysés. Enfin, la thèse conclut sur les principaux paramètres devant être optimisés pour implémenter un environnement d'injection de fautes fondé sur la reconfiguration partielle.

Cette thèse s'articule autour du concept "système de vision à base de rétine électronique". Le travail de cette thèse porte plus particulièrement sur la conception et la réalisation d'un capteur d'image CMOS logarithmique avec une fonction de compensation on-chip du BSF (Bruit Spatial Fixe). Les expériences récentes montrent qu'un capteur d'image ayant une réponse logarithmique, similaire à celle de l'œil humain, est très adapté pour des applications de vision. Cette réponse logarithmique donne non seulement un signal image directement proportionnel au contraste optique mais aussi une plage dynamique de fonctionnement très étendu liée à la compression opérée par la fonction logarithmique.<br />L'un des principaux problèmes dans un capteur d'image logarithmique, est le BSF. Ce bruit réduit la qualité de l'image et limite l'utilisation de ce type de capteur dans des applications de vision. Dans cette thèse, nous avons exploré une structure radicalement différente de celle utilisée par beaucoup d'autres chercheurs : utilisation d'une photodiode en mode photovoltaïque plutôt qu'en mode photoconducteur. Cette photodiode combinée avec un transistor d'initialisation permet de générer un signal de référence noir dans n'importe qu'elle condition lumineuse. Cette nouvelle approche ouvre la voie à une compensation on-chip du BSF simple et efficace. Ce photorécepteur a été intensément étudié dans cette thèse. Un circuit prototype a été conçu et fabriqué dans une technologie CMOS standard 0,8um via le service CMP français. Il a été entièrement testé et caractérisé. Le résultat expérimental a non seulement validé les prédictions théoriques mais aussi a démontré une bonne qualité de l'image et aussi une bonne sensibilité en condition de faible illumination. Certains problèmes de conception et phénomènes électriques ont été également étudiés dans cette thèse. Des solutions proposées à ces problèmes peuvent être intéressantes pour les concepteurs et les chercheurs dans ce domaine. A la fin, quelques questions en suspens sur le capteur d'image logarithmique ont été soulignées et des directions de recherche correspondantes ont été précisées.

Si on veut assurer de facon efficace les tests de conception, de fabrication, de maintenance et le test accompli au cours de<br />l'application pour les systemes electroniques, on est amene a integrer le test hors-ligne et le test en-ligne dans des circuits. Ensuite, pour que<br />les systemes complexes tirent profit des deux types de tests, une telle unification doit etre etendue du niveau circuit aux niveaux carte et module.<br />D'autre part, bien que l'integration des techniques de test hors-ligne et en-ligne fait qu'il est possible de concevoir des systemes pour toute<br />application securitaire, le materiel ajoute pour assurer une haute surete de fonctionnement fait que la fiabilite de ces systemes est reduite, car la<br />probabilite d'occurrence de fautes augmente. Confrontee a ces deux aspects antagoniques, cette these se fixe l'objectif de trouver un<br />compromis entre la securite et la fiabilite de systemes electroniques complexes. Ainsi, dans un premier temps, on propose une solution aux<br />problemes de test hors-ligne et de diagnostic qui se posent dans les etapes intermediaires de l'evolution vers les cartes 100% compatibles<br />avec le standard IEEE 1149.1 pour le test "boundary scan". Une approche pour le BIST ("Built-In Self-Test") des circuits et connexions<br />"boundary scan" illustre ensuite l'etape ultime du test hors-ligne de cartes. Puis, le schema UBIST ("Unified BIST") - integrant les techniques<br />BIST et "self-checking" pour le test en-ligne de circuits, est combine au standard IEEE 1149.1, afin d'obtenir une strategie de conception en vue<br />du test unifie de connexions et circuits montes sur des cartes et modules. Enfin, on propose un schema tolerant les fautes et base sur la<br />duplication de ces modules securitaires qui assure la competitivite du systeme resultant du point de vue de la fiabilite, tout en gardant sa surete<br />inherente