Neste trabalho é apresentado um estudo dos transistores MOS sem junções (Junctionless Nanowire Transistors - JNTs), cujo foco é a modelagem de suas características elétricas e a análise do funcionamento dos mesmos quanto à tensão de limiar, ponto invariante com a temperatura e operação analógica. Os JNTs possuem uma concentração de dopantes constante da fonte ao dreno sem apresentar gradientes. Eles foram desenvolvidos a fim de se evitar as implantações iônicas de fonte e dreno, que requerem condições rigorosamente controladas para se evitar a difusão de dopantes para o interior do canal em dispositivos de tamanho extremamente reduzido (sub-20 nm). Dessa forma, esses dispositivos permitem um maior escalamento, com um processo de fabricação simplificado. Os trabalhos recentes de modelagem desses transistores consideram dispositivos de canal longo, de forma geral o comprimento utilizado é de 1 µm, de porta dupla ou cilíndricos. Pouco tem sido feito relacionado à modelagem de JNTs porta tripla e a influência da temperatura no funcionamento dos mesmos. Assim, este trabalho tem como objetivo a modelagem do funcionamento dos dispositivos MOS sem junções de porta tripla quanto à tensão de limiar, potencial de superfície, carga de condução e corrente de dreno. Os modelos são derivados da solução da equação de Poisson com as condições de contorno adequadas, apresentando grande concordância com simulações numéricas tridimensionais e com resultados experimentais para dispositivos com comprimento de canal de até 30 nm. No caso do modelo da tensão de limiar, o maior erro obtido entre modelo e simulação foi de 33 mV, que representa uma percentagem menor que 5 %. Também foi apresentado um método de extração da tensão de limiar baseado na igualdade das componentes de deriva e difusão da corrente de dreno. Este método foi igualmente validado com resultados simulados, apresentando um erro máximo de 3 mV (menor que 0,5 %) e aplicado à dispositivos experimentais. A influência da temperatura na tensão de limiar também foi analisada tanto pelo modelo proposto como por simulações e resultados experimentais, mostrando que a dependência da concentração de dopantes ionizados com a temperatura devido à ionização incompleta dos portadores tem grande influência na tensão de limiar. No caso da modelagem da corrente de dreno e do potencial de superfície, foi acrescentada uma correção de efeitos de canal curto. O erro médio foi menor que 12 % para as curvas de corrente e suas derivadas quando comparadas à dos dispositivos experimentais de comprimento de canal de 30 nm. Também foi realizado um estudo do funcionamento dos JNTs, mostrando que o ponto invariante com a temperatura, onde a corrente de dreno se mantém constante independente da temperatura, pode ou não existir nesses dispositivos dependendo da resistência série e de sua dependência com a temperatura. Por fim, a operação analógica dos dispositivos sem junções é analisada para dispositivos de diferentes dimensões. / In this work, a study of the Junctionless Nanowire Transistors (JNTs) is presented, focusing their modeling and analyzing their operation. The JNTs are heavily doped devices with a doping concentration constant from source to drain, without presenting doping gradients. They have been developed in order to avoid drain and source ion implantation, which requires rigorous controlled conditions to avoid dopants diffusion into the channel in extremely reduced devices (sub-20 nm). Therefore, these devices provide a higher scalability with a simplified fabrication process. Recent works on junctionless nanowire transistors modeling have considered long-channel (a length of 1 µm is commonly used) double-gate or cylindrical devices. Few works have presented the modeling of triple-gate JNTs and the temperature influence on the device operation. The goal of this work is the modeling of the threshold voltage, surface potential, conduction charge and drain current in triple-gate junctionless nanowire transistors. The models are derived from the solution of the Poisson equation with the appropriate boundary conditions and exhibit a great concordance with three-dimensional numerical simulations and experimental data even for devices with channel length of 30 nm. In the case of the threshold voltage, the higher error obtained between model and simulation was 33 mV, which represents an error lower than 5 %. A method for the threshold voltage extraction based on the equality of the drift and diffusion components of the drain current has also been presented. This method was also validated using simulated results, with a maximum error of 3 mV (lower than 0.5 %), and applied to experimental devices. The influence of the temperature on the threshold voltage has also been analyzed through the proposed model, the numerical simulations and the experimental data. It has been shown that the dependence of the ionized dopant concentration with the temperature due to the incomplete carrier ionization has a great influence on the threshold voltage. In the case of the surface potential and drain current modeling, a correction for the short channel effects has been proposed. The mean error has been lower than 12 % for the drain current curves and their derivatives when compared to the ones of experimental devices with a channel length of 30 nm. An analysis on the operation of the JNTs has been also performed, showing that the zero temperature coefficient point, in which the current is the same independent of the temperature, can or not exist depending on the series resistance and its dependence on the temperature. Finally, the operation of junctionless nanowire transistors in analog applications has been analyzed for devices of different dimensions.

Neste trabalho é apresentado um estudo dos transistores MOS sem junções (Junctionless Nanowire Transistors - JNTs), cujo foco é a modelagem de suas características elétricas e a análise do funcionamento dos mesmos quanto à tensão de limiar, ponto invariante com a temperatura e operação analógica. Os JNTs possuem uma concentração de dopantes constante da fonte ao dreno sem apresentar gradientes. Eles foram desenvolvidos a fim de se evitar as implantações iônicas de fonte e dreno, que requerem condições rigorosamente controladas para se evitar a difusão de dopantes para o interior do canal em dispositivos de tamanho extremamente reduzido (sub-20 nm). Dessa forma, esses dispositivos permitem um maior escalamento, com um processo de fabricação simplificado. Os trabalhos recentes de modelagem desses transistores consideram dispositivos de canal longo, de forma geral o comprimento utilizado é de 1 µm, de porta dupla ou cilíndricos. Pouco tem sido feito relacionado à modelagem de JNTs porta tripla e a influência da temperatura no funcionamento dos mesmos. Assim, este trabalho tem como objetivo a modelagem do funcionamento dos dispositivos MOS sem junções de porta tripla quanto à tensão de limiar, potencial de superfície, carga de condução e corrente de dreno. Os modelos são derivados da solução da equação de Poisson com as condições de contorno adequadas, apresentando grande concordância com simulações numéricas tridimensionais e com resultados experimentais para dispositivos com comprimento de canal de até 30 nm. No caso do modelo da tensão de limiar, o maior erro obtido entre modelo e simulação foi de 33 mV, que representa uma percentagem menor que 5 %. Também foi apresentado um método de extração da tensão de limiar baseado na igualdade das componentes de deriva e difusão da corrente de dreno. Este método foi igualmente validado com resultados simulados, apresentando um erro máximo de 3 mV (menor que 0,5 %) e aplicado à dispositivos experimentais. A influência da temperatura na tensão de limiar também foi analisada tanto pelo modelo proposto como por simulações e resultados experimentais, mostrando que a dependência da concentração de dopantes ionizados com a temperatura devido à ionização incompleta dos portadores tem grande influência na tensão de limiar. No caso da modelagem da corrente de dreno e do potencial de superfície, foi acrescentada uma correção de efeitos de canal curto. O erro médio foi menor que 12 % para as curvas de corrente e suas derivadas quando comparadas à dos dispositivos experimentais de comprimento de canal de 30 nm. Também foi realizado um estudo do funcionamento dos JNTs, mostrando que o ponto invariante com a temperatura, onde a corrente de dreno se mantém constante independente da temperatura, pode ou não existir nesses dispositivos dependendo da resistência série e de sua dependência com a temperatura. Por fim, a operação analógica dos dispositivos sem junções é analisada para dispositivos de diferentes dimensões. / In this work, a study of the Junctionless Nanowire Transistors (JNTs) is presented, focusing their modeling and analyzing their operation. The JNTs are heavily doped devices with a doping concentration constant from source to drain, without presenting doping gradients. They have been developed in order to avoid drain and source ion implantation, which requires rigorous controlled conditions to avoid dopants diffusion into the channel in extremely reduced devices (sub-20 nm). Therefore, these devices provide a higher scalability with a simplified fabrication process. Recent works on junctionless nanowire transistors modeling have considered long-channel (a length of 1 µm is commonly used) double-gate or cylindrical devices. Few works have presented the modeling of triple-gate JNTs and the temperature influence on the device operation. The goal of this work is the modeling of the threshold voltage, surface potential, conduction charge and drain current in triple-gate junctionless nanowire transistors. The models are derived from the solution of the Poisson equation with the appropriate boundary conditions and exhibit a great concordance with three-dimensional numerical simulations and experimental data even for devices with channel length of 30 nm. In the case of the threshold voltage, the higher error obtained between model and simulation was 33 mV, which represents an error lower than 5 %. A method for the threshold voltage extraction based on the equality of the drift and diffusion components of the drain current has also been presented. This method was also validated using simulated results, with a maximum error of 3 mV (lower than 0.5 %), and applied to experimental devices. The influence of the temperature on the threshold voltage has also been analyzed through the proposed model, the numerical simulations and the experimental data. It has been shown that the dependence of the ionized dopant concentration with the temperature due to the incomplete carrier ionization has a great influence on the threshold voltage. In the case of the surface potential and drain current modeling, a correction for the short channel effects has been proposed. The mean error has been lower than 12 % for the drain current curves and their derivatives when compared to the ones of experimental devices with a channel length of 30 nm. An analysis on the operation of the JNTs has been also performed, showing that the zero temperature coefficient point, in which the current is the same independent of the temperature, can or not exist depending on the series resistance and its dependence on the temperature. Finally, the operation of junctionless nanowire transistors in analog applications has been analyzed for devices of different dimensions.

The steady and aggressive downscaling of the physical dimensions of the conventional metal-oxide-semiconductor field-effect-transistor (MOSFET) has been the main driving force for the IC industry and information technology over the past decades. As the device dimensions approach the fundamental limits, novel double/trigate device architecture such as FinFET is needed to guarantee the ultimate downscaling. Furthermore, Schottky barrier source/drain technology presents a promising solution to reducing the parasitic source/drain resistance in the FinFET. The ultimate goal of this thesis is to integrate Schottky barrier source/drain in FinFETs, with an emphasis on process development and integration towards competitive devices. First, a robust sidewall transfer lithography (STL) technology is developed for mass fabrication of Si-nanowires in a controllable manner. A scalable self-aligned silicide (SALICIDE) process for Pt-silicides is also developed. Directly accessible and uniform NWs of Ni- and Pt-silicides are routinely fabricated by combining STL and SALICIDE. The silicide NWs are characterized by resistivity values comparable to those of their thin–film counterparts. Second, a systematic experimental study is performed for dopant segregation (DS) at the PtSi/Si and NiSi/Si interfaces in order to modulate the effective SBHs needed for competitive FinFETs. Two complementary schemes SIDS (silicidation induced dopant segregation) and SADS (silicide as diffusion source) are compared, and both yield substantial SBH modifications for both polarities of Schottky diodes (i.e. φbn and φbp). Third, Schottky barrier source/drain MOSFETs are fabricated in UTB-SOI. With PtSi that is usually used as the Schottky barrier source/drain for p-channel SB-MOSFETs, DS with appropriate dopants leads to excellent performance for both types of SBMOSFETs. However, a large variation in position of the PtSi/Si interface with reference to the gate edge (i.e., underlap) along the gate width is evidenced by TEM. Finally, integration of PtSi NWs in FinFETs is carried out by combining the STL technology, the Pt-SALICIDE process and the DS technology, all developed during the course of this thesis work. The performance of the p-channel FinFETs is improved by DS with B, confirming the SB-FinFET concept despite device performance fluctuations mostly likely due to the presence of the PtSi-to-gate underlap. / QC 20100923

As scaling of CMOS technology continues, the control of parasitic source/drain (S/D) resistance (RSD) is becoming increasingly challenging. In order to control RSD, metallic source/drain MOSFETs have attracted significant attention, due to their low resistivity, abrupt junction and low temperature processing (≤700 °C). A key issue is reducing the contact resistance between metal and channel, since small Schottky barrier height (SBH) is needed to outperform doped S/D devices. A promising method to decrease the effective barrier height is dopant segregation (DS). In this work several relevant aspects of Schottky barrier (SB) contacts are investigated, both by simulation and experiment, with the goal of improving performance and understanding of SB-MOSFET technology:First, measurements of low contact resistivity are challenging, since systematic error correction is needed for extraction. In this thesis, a method is presented to determine the accuracy of extracted contact resistivity due to propagation of random measurement error.Second, using Schottky diodes, the effect of dopant segregation of beryllium (Be), bismuth (Bi), and tellurium (Te) on the SBH of NiSi is demonstrated. Further study of Be is used to analyze the mechanism of Schottky barrier lowering.Third, in order to fabricate short gate length MOSFETs, the sidewall transfer lithography process was optimized for achieving low sidewall roughness lines down to 15 nm. Ultra-thin-body (UTB) and tri-gate SB-MOSFET using PtSi S/D and As DS were demonstrated. A simulation study was conducted showing DS can be modeled by a combination of barrier lowering and doped Si extension.Finally, a new Schottky contact model was implemented in a multi-subband Monte Carlo simulator for the first time, and was used to compare doped-S/D to SB-S/D for a 17 nm gate length double gate MOSFET. The results show that a barrier of ≤ 0.15 eV is needed to comply with the specifications given by the International Technology Roadmap for Semiconductors (ITRS). / QC 20111206

Neste trabalho é apresentado um estudo do efeito da tensão mecânica uniaxial e biaxial no ruído de baixa frequência nos transistores SOI planares e tridimensionais (MuGFETs de porta tripla) com diferentes orientações cristalográficas, além de um estudo das características analógicas nos transistores planares e tipo MuGFET de porta tripla. Nos transistores planares, o estudo do ruído de baixa frequência demonstrou uma melhora para os transistores tensionados no regime de saturação, independente do comprimento de canal, entretanto para a região linear, a tensão mecânica somente reduziu o ruído para um comprimento de canal pequeno (160nm). Nas características analógicas, foi utilizado o recurso da simulação numérica bidimensional para obtenção dos resultados. Os resultados mostram que os transistores tensionados são capazes de promover um melhor desempenho na transcondutância, na ordem de um aumento no mínimo de 40% , indicando para comprimentos longos de canal (910 nm) uma aumento de 56% para tensão mecânica biaxial e o oposto para a uniaxial (45%) (160 nm): entretanto, na condutância de saída, a tensão mecânica de forma geral promove uma maior degradação, aumento de 3% para um transistor uniaxial e aumento de 105% para o transistor biaxial. No ganho intrínseco de tensão, mais uma vez os transistores tensionados melhoraram de desempenho: contudo, neste caso, melhor resultado foi para o transistor biaxial, chegando a 5 dB de ganho. Nos transistores de porta tripla, a análise do ruído foi realizada nos transistores tensionados e convencionais operando em saturação e, de forma geral, a tensão mecânica piora o ruído de baixa frequência em uma ordem de grandeza para o transistor estreito, ocorrendo apenas uma melhora quase imperceptível num transistor largo ou quase planar. Na análise do ruído para os transistores rotacionados para a região linear, apresentaram dependência 1/f, com o ruído governado pela flutuação do número de portadores associado à flutuação na mobilidade: a tensão mecânica piora o ruído, entretanto, adicionando a rotação do substrato, ocorre uma melhora do ruído devido à redução das armadilhas de interface, ocasionando numa melhor interface lateral. Para dispositivos largos, o plano de topo sofre um aumento da concentração das armadilhas, piorando a interface superior devido a rotação do substrato, resultando um pior ruído. Nas características analógicas, os transistores de MuGFETs de porta tripla com tensão mecânica e substrato rotacionado foram estudados, onde a rotação do substrato em 45º mais a presença da tensão mecânica promoveram uma piora nos resultados, principalmente na transcondutância, onde a piora variou de 45 % até 15 %, para um dispositivo estreito (20 nm ) e um largo (870 nm). / This work presents a study of the uniaxial and biaxial mechanical stress effect on low frequency noise in planar and three-dimensional SOI transistors (triple gate) with different crystal orientation, and an study of analog parameters in planar and for triple gate MuGFET. In planar transistor, the study of low frequency noise showed an improvement in low frequency noise for strained transistors in saturation regime, regardless of the channel length, however for the linear regime, the mechanical stress only reduced the noise in a small channel length (160nm). In the analog characteristics was used the feature of two-dimensional numerical simulation for the expansion of the results. The results shows that the strained transistors are capable to promoting a better performance in transconductance in a order at least 40%, indicating for a long channel lengths (910nm) an improvement of 56% in favor of biaxial stress and the opposite to uniaxial (45%) (160nm), however in the output conductance, the mechanical stress promotes higher degradation, ranging from 3% to uniaxial transistor and 105% for biaxial transistor. The intrinsic voltage gain, the strained transistors improved the performance, but in this case a best result was found for the biaxial strain reaching 5 dB. In triple gate transistors, the analysis of noise was performed on strained and conventional operating in saturation, and generally the worsening of mechanical stress on the low frequency noise in a order of magnitude for the marrow transistor, occurring only barely perceptible improvement seen in wider transistor or quasi-planar. The noise analysis for rotated transistors in linear region, showed a 1/f noise characteristic governed by the carrier number of fluctuations associated with fluctuations in mobility, the mechanical stress worsens the noise, however, by adding the substrate rotation occurs improves noise due to reduction of interface traps leading to a better sidewall interface. For larger devices the top plane suffer an increase of interface traps, worsening the top interface due to rotation of the substrate, causing a worse noise. In the analog characteristics, the triple gate MuGFETs transistors with mechanical stress and rotated substrate were studied, where the rotation of the substrate in 45º plus mechanical stress promoted a worsening of the results, particularly in the transconductance, where the worsening ranged from 45% up to 15% for a narrow device (20 nm) and a large (870 nm).