Le packaging et la gestion thermique dans le domaine de l'électronique sont devenus des enjeux importants en raison de l'augmentation des niveaux de puissance et de la miniaturisation des dispositifs. Ce travail de thèse est consacré au refroidissement des substrats électroniques empilés dans un module 3D, et à l'intégration dans ces derniers, de fonctions thermiques, tels que les caloducs plats. Cette étude se concentre plus particulièrement sur la conception, la réalisation et l'évaluation expérimentale des caloducs métalliques miniatures très fins. Nous avons pu démontrer que l'intégration des composants de type caloduc dans des substrats très fins est possible et représente une solution très intéressante pour la gestion thermique des équipements électroniques des applications avioniques. L'ensemble de ces travaux a permis de mettre aus points de nouvelles techniques d'élaboration de caloducs plats à réseau capillaire fritté et d'ouvrir cette démarche à de nouvelles stratégies de refroidissement.

La topologie modulaire multiniveaux est une structure d'électronique de puissance construite par la mise en série de sous-modules identiques, composés chacun d'une cellule de commutation et d'un condensateur. Un tel système de conversion pouvant comporter un grand nombre de cellules permet d'augmenter le rendement global et la qualité des signaux en sortie. De plus, il permet d'utiliser des composants basse tension présentant un meilleur comportement dynamique et un rapport qualité-prix bien supérieur aux composants moyenne tension. Il permet également, par rapport aux structures conventionnelles, une grande souplesse pour la conception et la fabrication du fait de son aspect modulaire, tout en s'affranchissant d'un transformateur volumineux et onéreux en entrée. Comparé aux autres types de topologies, avantageuses avec un nombre limité de niveaux, le convertisseur modulaire multiniveaux semble être mieux adapté aux applications en moyenne et haute tensions, qui sont tributaires de l'association des composants de puissance. Néanmoins, pour la variation de vitesse, un certain nombre de défis technologiques ont été mis en évidence, compte tenu du fonctionnement particulier de l'onduleur modulaire multiniveaux et des contraintes imposées par l'opération en très basse fréquence. En le fonctionnement normal, la forme d'onde des courants internes, contrairement aux autres types de topologies, n'est pas symétrique en raison de la distribution du courant direct dans chaque bras. Cela entraîne une disparité significative en termes de dissipation thermique parmi les interrupteurs constituant un sous-module. Avec le choix d'une technologie de packaging 3D, la possibilité de refroidir les puces semi-conductrices en double-face offre une meilleure capacité de refroidissement et une nouvelle perspective de conception des modules pour cette application. Un nouveau concept de report de puces est présenté et un prototype de tel module a été réalisé, modélisé et caractérisé. Il permet d'équilibrer globalement la chaleur dissipée par les puces sur les deux faces du module, problème inhérent à l'emploi de structure 3D. Conjugué à la mutualisation d'un interrupteur par deux puces en parallèle, la nouvelle architecture a aussi pour objectif d'équilibrer le refroidissement double-face dans le temps. En effet, pour les opérations en basse fréquence, les interrupteurs fonctionnent en régime instationnaire avec de forte variation de température, il n'est donc plus possible de compenser les effets thermomécaniques de chaque composant l'un par l'autre, comme en régime stationnaire et avec un positionnement planaire des puces. D'autre part, d'un point de vu systémique, la stratégie de commande et le dimensionnement des condensateurs flottants de l'onduleur modulaire multiniveaux sont deux aspects intimement liés. En effet, les condensateurs flottants sont le siège d'ondulations de tension de très forte amplitude. Cela a pour effet de déstabiliser l'onduleur, voire de provoquer la destruction des composants en atteignant des niveaux de tension trop élevés. Ainsi, des contrôleurs judicieusement conçus permettent de réduire les ondulations indésirables, et a fortiori, d'embarquer des capacités moins importantes dans le système, tant que ces dernières sont inversement proportionnelles à l'ondulation de la tension. Afin d'avoir une compréhension approfondie sur les dynamiques régissant le convertisseur modulaire multiniveaux, un modèle dynamique global basé sur la représentation d'état a été établi. Bien que cette représentation soit limitée à l'harmonique 2 des grandeurs caractéristiques, elle permet une fidèle interprétation du mécanisme de conversion sans passer par des modèles énergétiques bien plus complexes à exploiter, et de proposer des lois de commande montrant leur efficacité notamment autour de la fréquence nominale. Cela a été vérifié sur une maquette de puissance réalisée dans le cadre de cette thèse. / Multilevel modular topology converts energy between two direct and alternative endings. This structure is constructed by the series connection of identical sub-modules, composed of a switching cell and a floating capacitor, and with arm inductors. Such a conversion system may reach a large number of levels increases the overall efficiency and quality of the output signals. In addition, it allows the use of low voltage components with better dynamics and cost effectiveness above the high voltage components. It also allows flexibility in the work of design and manufacture due to its modularity, while avoiding a bulky and expensive input transformer, regarding the conventional technology. Compared with other types of topologies, advantageous with a limited number of levels, the modular multilevel converter seems to be more suited for medium and high voltage applications, which are dependent on the association of power components. However, for variable speed drive application, a certain number of technological challenges have been highlighted, given the specific functional characteristics of the modular multilevel inverter and the constraints imposed by the very low frequency operation. On the one hand, for the normal operation of a multilevel modular converter, the waveform of the internal currents, in contrast to other types of topologies, is not symmetrical due to the distribution of the direct current in each phase leg. This may entail a significant disparity in terms of heat dissipation within the switching devices constituting a sub-module. Therefore, the problem of thermal management of active components is emphasized in the use of a modular multilevel converter. With the choice of a 3D packaging technology, interconnection by bumps, the ability to cool the semiconductor chips through the both sides of a module offers better cooling effects and a new perspective to design the power module for the studied structure. The concept of laying chips on both the two substrates of module without facing each other provides overall balanced dissipation in the space and permit to overcome the unbalanced heat distribution induced by bumps. Combined with the sharing of a switch by two chips in parallel, the proposal of the new architecture for 3D power module also aims to balance the double-sided cooling in the time range. Indeed, for the very low frequency operation, the switches operate in unsteady state where each switch has its own thermal behavior, it is no longer possible to compensate the thermo-mechanical constraints over each component with the help of the others, as in steady state and with a planar chips positioning scheme. On the other hand, from a systemic point of view, the control strategy and the dimensioning of floating capacitors of modular multilevel inverter are two interrelated aspects. Because the floating capacitors, having the role of energy sources, are loaded / unloaded through the modulation period, which causes very high voltage ripples across those capacitors with a very low frequency. This will destabilize the inverter and even provoke the destruction of components by approaching too high voltage levels. Thus, wisely designed controllers reduce unwanted ripples and, furthermore, allow embarking much smaller capacity in the system, as they are inversely proportional to the voltage ripple. In order to have a thorough understanding on the dynamics governing the modular multilevel converter, a comprehensive dynamic model based on state-space representation was established. Although this representation is limited to the second harmonic of characteristic variable, it allows a faithful interpretation of the conversion mechanism without using energy models, more complex to operate, and control laws can also be proposed and their effectiveness around the nominal frequency has been underlined. Concerning the very low frequency operations, another solution has been proposed and is ongoing patent pending.

The doctoral thesis is aimed at research of application possibilities of low-temperature co-fired ceramics, especially its non-conventional usage. It deals with particular topics ensue from electronic chips package design. The thesis also touches optoelectronic sensor application of this ceramics.

For mobile electronics such as Smartphones, Smartcards or wearable devices there is a trend towards an increasing functionality as well as miniaturisation. In this development Micro Electro- Mechanical Systems (MEMS) are an important key element for the realisation of functions such as motion detection. The specifications given by such devices together with the limited available space demand advanced packaging technologies. The 3D-Wafer Level Packaging (3D-WLP) enables one solution for a miniaturised MEMS package by using techniques such as Wafer Level Bonding (WLB) and Through Silicon Vias (TSV). This technology increases the effective area of the MEMS device by elimination dead space, which is typically required for other approaches based on wire bond assembly. Within this thesis, different TSV technology concepts with respect to a 3D-WLP for MEMS have been developed. Thereby, the focus was on a copper based technology as well as on two major TSV implementation methods. This comprises a Via Middle approach based on the separated TSV fabrication in the cap wafer as well as a Via Last approach with a TSV implementation in either the MEMS or cap wafer, respectively. For each option with its particular challenges, corresponding process modules have been developed. In the Via Middle approach, the wafer-related etch rate homogeneity determines the TSV reveal from the wafer backside Here, a reduction of the TSV depth down to 80 μm is favourable as long as the desired Cu-thermo-compression bonding (Cu-TCB) is performed before the thinning. For the TSV metallisation, a Cu electrochemical deposition method was developed, which allows the deposition of one redistribution layer as well as the bonding patterns for Cu-TCB at the same time. In the Via Last approach, the TSV isolation represents one challenge. Chemical Vapour Deposition processes have been investigated, for which a combination of PE-TEOS and SA-TEOS as well as a Parylene deposition yield the most promising results. Moreover, a method for the realisation of a suitable bonding surface for the Silicon Direct Bonding method has been developed, which does not require any wet pre treatment of the fabricated MEMS patterns. A functional MEMS acceleration sensor as well as Dummy devices serve as demonstrators for the overall integration technology as well as for the characterisation of electrical parameters. / Im Bereich mobiler Elektronik, wie z.B. bei Smartphones, Smartcards oder in Kleidung integrierten Geräten ist ein Trend zu erkennen hinsichtlich steigender Funktionalität und Miniaturisierung. Bei dieser Entwicklung spielen Mikroelektromechanische Systeme (MEMS) eine entscheidende Rolle zur Realisierung neuer Funktionen, wie z.B. der Bewegungsdetektion. Die Anforderungen derartiger Bauteile zusammen mit dem begrenzten zur Verfügung stehenden Platz erfordern neuartige Technologien für die Aufbau- und Verbindungstechnick (engl. Packaging) der Bauteile. Das 3D-Wafer Level Packaging (3D-WLP) ermöglicht eine Lösung für eine miniaturisierte MEMS-Bauform unter Nutzung von Techniken wie dem Waferlevelbonden (WLB) und den Siliziumdurchkontaktierungen (TSV von engl. Through Silicon Via). Diese Technologie erhöht die effektive aktive Fläche des MEMS Bauteils durch die Reduzierung von Toträumen, welche für andere Ansätze wie der Drahtbond-Montage üblich sind. In der vorliegenden Arbeit wurden verschiedene Technologiekonzepte für den Aufbau von 3D-WLP für MEMS erarbeitet. Dabei lag der Fokus auf einer Kupfer-basierten Technologie sowie auf zwei prinzipiellen Varianten für die TSV-Implementierung. Dies umfasst den Via Middle Ansatz, welcher auf der TSV Herstellung auf einem separaten Kappenwafer beruht, sowie den Via Last Ansatz mit einer TSV Herstellung entweder im MEMS-Wafer oder im Kappenwafer. Für beide Varianten mit individuellen Herausforderungen wurden entsprechende Prozessmodule entwickelt. Beim Via Middle Ansatz ist die Wafer-bezogene Ätzratenhomogenität des Siliziumtiefenätzen entscheidend für das spätere Freilegen der TSVs von der Rückseite. Hier hat sich eine Reduzierung der TSV-Tiefe auf bis zu 80 μm vorteilhaft erwiesen insofern, das Kupfer-Thermokompressionsbonden (Cu-TKB) vor dem Abdünnen erfolgt. Zur Metallisierung der TSVs wurde ein Cu Galvanikprozess erarbeitet, welcher es ermöglicht gleichzeitig eine Umverdrahtungsebene sowie die Bondstrukturen für das Cu-TKB zu erzeugen. Beim Via Last Ansatz ist die TSV Isolation eine Herausforderung. Es wurden CVD (Chemische Dampfphasenabscheidung) Prozesse untersucht, wobei eine Kombination aus PE-TEOS und SA-TEOS sowie eine Parylene Beschichtung erfolgversprechende Ergebnisse liefern. Des Weiteren wurde eine Methode zur Erzeugung bondfähiger Oberflächen für das Siliziumdirektbonden erarbeitet, welche eine Nass-Vorbehandlung des MEMS umgeht. Ein realer MEMS-Beschleunigungssensor sowie Testaufbauten dienen zur Demonstration der Gesamtintegrationstechnologie sowie zur Charakterisierung elektrischer Parameter.

For mobile electronics such as Smartphones, Smartcards or wearable devices there is a trend towards an increasing functionality as well as miniaturisation. In this development Micro Electro- Mechanical Systems (MEMS) are an important key element for the realisation of functions such as motion detection. The specifications given by such devices together with the limited available space demand advanced packaging technologies. The 3D-Wafer Level Packaging (3D-WLP) enables one solution for a miniaturised MEMS package by using techniques such as Wafer Level Bonding (WLB) and Through Silicon Vias (TSV). This technology increases the effective area of the MEMS device by elimination dead space, which is typically required for other approaches based on wire bond assembly. Within this thesis, different TSV technology concepts with respect to a 3D-WLP for MEMS have been developed. Thereby, the focus was on a copper based technology as well as on two major TSV implementation methods. This comprises a Via Middle approach based on the separated TSV fabrication in the cap wafer as well as a Via Last approach with a TSV implementation in either the MEMS or cap wafer, respectively. For each option with its particular challenges, corresponding process modules have been developed. In the Via Middle approach, the wafer-related etch rate homogeneity determines the TSV reveal from the wafer backside Here, a reduction of the TSV depth down to 80 μm is favourable as long as the desired Cu-thermo-compression bonding (Cu-TCB) is performed before the thinning. For the TSV metallisation, a Cu electrochemical deposition method was developed, which allows the deposition of one redistribution layer as well as the bonding patterns for Cu-TCB at the same time. In the Via Last approach, the TSV isolation represents one challenge. Chemical Vapour Deposition processes have been investigated, for which a combination of PE-TEOS and SA-TEOS as well as a Parylene deposition yield the most promising results. Moreover, a method for the realisation of a suitable bonding surface for the Silicon Direct Bonding method has been developed, which does not require any wet pre treatment of the fabricated MEMS patterns. A functional MEMS acceleration sensor as well as Dummy devices serve as demonstrators for the overall integration technology as well as for the characterisation of electrical parameters.:Bibliographische Beschreibung 3 Vorwort 13 List of symbols and abbreviations 15 1 Introduction 23 2 Fundamentals on MEMS and TSV based 3D integration 25 2.1 Micro Electro-Mechanical systems 25 2.1.1 Basic Definition 25 2.1.2 Silicon technologies for MEMS 26 2.1.3 MEMS packaging 29 2.2 3D integration based on TSVs 33 2.2.1 Overview 33 2.2.2 Basic processes for TSVs 34 2.2.3 Stacking and Bonding 47 2.2.4 Wafer thinning 48 2.3 TSV based MEMS packaging 50 2.3.1 MEMS-TSVs 50 2.3.2 3D-WLP for MEMS 52 3 Technology development for a 3D-WLP based MEMS 57 3.1 Target integration approach for 3D-WLP based MEMS 57 3.1.1 MEMS modules using 3D-WLP based MEMS 57 3.1.2 Integration concepts 58 3.2 Objective and requirements for the proposed 3D-WLP of MEMS 60 3.2.1 Boundary conditions 60 3.2.2 Technology concepts 63 3.3 Selected approaches for TSV implementation in MEMS 64 3.3.1 Via Last Technology 64 3.3.2 Via Middle technology 69 4 Development of process modules 75 4.1 Characterisation 75 4.2 TSV related etch processes 77 4.2.1 Equipment 77 4.2.2 Deep silicon etching 78 4.2.3 Etching of the buried dielectric layer 84 4.2.4 Patterning of TSV isolation liner – spacer etching 90 4.2.5 Summary 92 4.3 TSV isolation 93 4.3.1 Principle considerations 93 4.3.2 Experiment 95 4.3.3 Results 97 4.3.4 Summary 102 4.4 Metallisation of TSV and RDL 103 4.4.1 Plating base and experimental setup 103 4.4.2 Investigations related to the ECD process 106 4.4.3 Pattern plating 117 4.4.4 Summary 123 4.5 Wafer Level Bonding 124 4.5.1 Silicon direct bonding 124 4.5.2 Thermo-compression bonding by using ECD copper 128 4.5.3 Summary 134 4.6 Wafer thinning and TSV back side reveal 134 4.6.1 Thinning processes 134 4.6.2 TSV reveal processes 136 4.6.3 Summary 145 4.7 Under bump metallisation and solder bumps 146 5 Demonstrator design, fabrication and characterisation 149 5.1 Single wafer demonstrator for electrical test 149 5.1.1 Demonstrator design and test structure layout 149 5.1.2 Demonstrator fabrication 150 5.1.3 Electrical measurement 151 5.1.4 Summary 153 5.2 Via Last based TSV fabrication in the MEMS device wafer 153 5.2.1 Layout of the MEMS device with TSVs 153 5.2.2 Fabrication of TSVs and wafer thinning 154 5.2.3 Characterisation of the fabricated device 155 5.2.4 Summary 156 5.3 Via Last based cap-TSV for very thin MEMS devices 157 5.3.1 Design 157 5.3.2 Fabrication 158 5.3.3 Characterisation 161 5.3.4 Summary 162 5.4 Via Middle approach based on thinning after bonding 163 5.4.1 Design 163 5.4.2 Results and characterisation 164 5.4.3 Summary 166 6 Conclusion and outlook 167 Appendix A: Typical requirements on a MEMS package and its functions 171 Appendix B: Classification of packaging and system integration techniques 173 B.1 Packaging of electronic devices in general 173 B.2 Single Chip Packages 174 B.3 System integration 175 B.4 3D integration based on TSVs 180 Bibliography 183 List of figures 193 List of tables 199 Versicherung 201 Theses 203 Curriculum vitae 205 Own publications 207 / Im Bereich mobiler Elektronik, wie z.B. bei Smartphones, Smartcards oder in Kleidung integrierten Geräten ist ein Trend zu erkennen hinsichtlich steigender Funktionalität und Miniaturisierung. Bei dieser Entwicklung spielen Mikroelektromechanische Systeme (MEMS) eine entscheidende Rolle zur Realisierung neuer Funktionen, wie z.B. der Bewegungsdetektion. Die Anforderungen derartiger Bauteile zusammen mit dem begrenzten zur Verfügung stehenden Platz erfordern neuartige Technologien für die Aufbau- und Verbindungstechnick (engl. Packaging) der Bauteile. Das 3D-Wafer Level Packaging (3D-WLP) ermöglicht eine Lösung für eine miniaturisierte MEMS-Bauform unter Nutzung von Techniken wie dem Waferlevelbonden (WLB) und den Siliziumdurchkontaktierungen (TSV von engl. Through Silicon Via). Diese Technologie erhöht die effektive aktive Fläche des MEMS Bauteils durch die Reduzierung von Toträumen, welche für andere Ansätze wie der Drahtbond-Montage üblich sind. In der vorliegenden Arbeit wurden verschiedene Technologiekonzepte für den Aufbau von 3D-WLP für MEMS erarbeitet. Dabei lag der Fokus auf einer Kupfer-basierten Technologie sowie auf zwei prinzipiellen Varianten für die TSV-Implementierung. Dies umfasst den Via Middle Ansatz, welcher auf der TSV Herstellung auf einem separaten Kappenwafer beruht, sowie den Via Last Ansatz mit einer TSV Herstellung entweder im MEMS-Wafer oder im Kappenwafer. Für beide Varianten mit individuellen Herausforderungen wurden entsprechende Prozessmodule entwickelt. Beim Via Middle Ansatz ist die Wafer-bezogene Ätzratenhomogenität des Siliziumtiefenätzen entscheidend für das spätere Freilegen der TSVs von der Rückseite. Hier hat sich eine Reduzierung der TSV-Tiefe auf bis zu 80 μm vorteilhaft erwiesen insofern, das Kupfer-Thermokompressionsbonden (Cu-TKB) vor dem Abdünnen erfolgt. Zur Metallisierung der TSVs wurde ein Cu Galvanikprozess erarbeitet, welcher es ermöglicht gleichzeitig eine Umverdrahtungsebene sowie die Bondstrukturen für das Cu-TKB zu erzeugen. Beim Via Last Ansatz ist die TSV Isolation eine Herausforderung. Es wurden CVD (Chemische Dampfphasenabscheidung) Prozesse untersucht, wobei eine Kombination aus PE-TEOS und SA-TEOS sowie eine Parylene Beschichtung erfolgversprechende Ergebnisse liefern. Des Weiteren wurde eine Methode zur Erzeugung bondfähiger Oberflächen für das Siliziumdirektbonden erarbeitet, welche eine Nass-Vorbehandlung des MEMS umgeht. Ein realer MEMS-Beschleunigungssensor sowie Testaufbauten dienen zur Demonstration der Gesamtintegrationstechnologie sowie zur Charakterisierung elektrischer Parameter.:Bibliographische Beschreibung 3 Vorwort 13 List of symbols and abbreviations 15 1 Introduction 23 2 Fundamentals on MEMS and TSV based 3D integration 25 2.1 Micro Electro-Mechanical systems 25 2.1.1 Basic Definition 25 2.1.2 Silicon technologies for MEMS 26 2.1.3 MEMS packaging 29 2.2 3D integration based on TSVs 33 2.2.1 Overview 33 2.2.2 Basic processes for TSVs 34 2.2.3 Stacking and Bonding 47 2.2.4 Wafer thinning 48 2.3 TSV based MEMS packaging 50 2.3.1 MEMS-TSVs 50 2.3.2 3D-WLP for MEMS 52 3 Technology development for a 3D-WLP based MEMS 57 3.1 Target integration approach for 3D-WLP based MEMS 57 3.1.1 MEMS modules using 3D-WLP based MEMS 57 3.1.2 Integration concepts 58 3.2 Objective and requirements for the proposed 3D-WLP of MEMS 60 3.2.1 Boundary conditions 60 3.2.2 Technology concepts 63 3.3 Selected approaches for TSV implementation in MEMS 64 3.3.1 Via Last Technology 64 3.3.2 Via Middle technology 69 4 Development of process modules 75 4.1 Characterisation 75 4.2 TSV related etch processes 77 4.2.1 Equipment 77 4.2.2 Deep silicon etching 78 4.2.3 Etching of the buried dielectric layer 84 4.2.4 Patterning of TSV isolation liner – spacer etching 90 4.2.5 Summary 92 4.3 TSV isolation 93 4.3.1 Principle considerations 93 4.3.2 Experiment 95 4.3.3 Results 97 4.3.4 Summary 102 4.4 Metallisation of TSV and RDL 103 4.4.1 Plating base and experimental setup 103 4.4.2 Investigations related to the ECD process 106 4.4.3 Pattern plating 117 4.4.4 Summary 123 4.5 Wafer Level Bonding 124 4.5.1 Silicon direct bonding 124 4.5.2 Thermo-compression bonding by using ECD copper 128 4.5.3 Summary 134 4.6 Wafer thinning and TSV back side reveal 134 4.6.1 Thinning processes 134 4.6.2 TSV reveal processes 136 4.6.3 Summary 145 4.7 Under bump metallisation and solder bumps 146 5 Demonstrator design, fabrication and characterisation 149 5.1 Single wafer demonstrator for electrical test 149 5.1.1 Demonstrator design and test structure layout 149 5.1.2 Demonstrator fabrication 150 5.1.3 Electrical measurement 151 5.1.4 Summary 153 5.2 Via Last based TSV fabrication in the MEMS device wafer 153 5.2.1 Layout of the MEMS device with TSVs 153 5.2.2 Fabrication of TSVs and wafer thinning 154 5.2.3 Characterisation of the fabricated device 155 5.2.4 Summary 156 5.3 Via Last based cap-TSV for very thin MEMS devices 157 5.3.1 Design 157 5.3.2 Fabrication 158 5.3.3 Characterisation 161 5.3.4 Summary 162 5.4 Via Middle approach based on thinning after bonding 163 5.4.1 Design 163 5.4.2 Results and characterisation 164 5.4.3 Summary 166 6 Conclusion and outlook 167 Appendix A: Typical requirements on a MEMS package and its functions 171 Appendix B: Classification of packaging and system integration techniques 173 B.1 Packaging of electronic devices in general 173 B.2 Single Chip Packages 174 B.3 System integration 175 B.4 3D integration based on TSVs 180 Bibliography 183 List of figures 193 List of tables 199 Versicherung 201 Theses 203 Curriculum vitae 205 Own publications 207

Les performances, l’encombrement, l’efficacité et la fiabilité des dispositifs sont parmi les enjeux majeurs de l’électronique de puissance. Ils se traduisent sur la conception, la fabrication et le packaging des semiconducteurs. Aujourd’hui, le packaging 3D apporte des réponses concrètes à ces problématiques en regard de l’approche standard (2D). Malgré les excellentes propriétés de ces modules 3D au niveau de la réduction de la signature CEM et du refroidissement, la réalisation, notamment les interconnexions, est complexe. Une approche globale prenant en compte un maximum de paramètres a été développée dans cette thèse. L’ensemble de ce travail s’appuie sur deux propositions que sont la conception couplée entre les composants et le packaging ainsi qu’une fabrication collective à l’échelle de la plaque des modules de puissance. Elles se combinent par la mise en place d’une filière d’étapes technologiques appuyée sur une boite à outils de procédés génériques. Cette approche est concrétisée par la réalisation d’un module de puissance 3D performant et robuste adressant des convertisseurs polyphasés avec des gains aussi bien sur les procédés de fabrication que le module lui-même ainsi que sur le système final.Ce travail offre une nouvelle vision alternative pour l’élaboration des modules électroniques de puissance. Il ouvre également des opportunités pour une fabrication et un packaging plus performants pour les nouveaux semiconducteurs grand gap. / Performances, efficiency and reliability are among the main issues in power electronics. Nowadays, 3D packaging solutions increase standard planar module (2D) performances, for instance EMC. However such integrations are based on complex manufacturing, especially concerning interconnections. Improvements require global and advanced solutions. This work depends on two proposed concepts: a coupled design of the power devices and their associated package and a collective wafer-level process fabrication. A technological offer is proposed based on an innovative power packaging toolbox. Our approach is materialized by the fabrication of a 3D polyphase power module which proved to be more efficient and reliable. The benefits are more precise process manufacturing, lower EMI generation and lower inductive interconnections.As a matter of fact, this work offers a new and advanced technological integration for future power electronics modules, perfectly suitable for the wide bandgap semiconductors.