La topologie modulaire multiniveaux est une structure d'électronique de puissance construite par la mise en série de sous-modules identiques, composés chacun d'une cellule de commutation et d'un condensateur. Un tel système de conversion pouvant comporter un grand nombre de cellules permet d'augmenter le rendement global et la qualité des signaux en sortie. De plus, il permet d'utiliser des composants basse tension présentant un meilleur comportement dynamique et un rapport qualité-prix bien supérieur aux composants moyenne tension. Il permet également, par rapport aux structures conventionnelles, une grande souplesse pour la conception et la fabrication du fait de son aspect modulaire, tout en s'affranchissant d'un transformateur volumineux et onéreux en entrée. Comparé aux autres types de topologies, avantageuses avec un nombre limité de niveaux, le convertisseur modulaire multiniveaux semble être mieux adapté aux applications en moyenne et haute tensions, qui sont tributaires de l'association des composants de puissance. Néanmoins, pour la variation de vitesse, un certain nombre de défis technologiques ont été mis en évidence, compte tenu du fonctionnement particulier de l'onduleur modulaire multiniveaux et des contraintes imposées par l'opération en très basse fréquence. En le fonctionnement normal, la forme d'onde des courants internes, contrairement aux autres types de topologies, n'est pas symétrique en raison de la distribution du courant direct dans chaque bras. Cela entraîne une disparité significative en termes de dissipation thermique parmi les interrupteurs constituant un sous-module. Avec le choix d'une technologie de packaging 3D, la possibilité de refroidir les puces semi-conductrices en double-face offre une meilleure capacité de refroidissement et une nouvelle perspective de conception des modules pour cette application. Un nouveau concept de report de puces est présenté et un prototype de tel module a été réalisé, modélisé et caractérisé. Il permet d'équilibrer globalement la chaleur dissipée par les puces sur les deux faces du module, problème inhérent à l'emploi de structure 3D. Conjugué à la mutualisation d'un interrupteur par deux puces en parallèle, la nouvelle architecture a aussi pour objectif d'équilibrer le refroidissement double-face dans le temps. En effet, pour les opérations en basse fréquence, les interrupteurs fonctionnent en régime instationnaire avec de forte variation de température, il n'est donc plus possible de compenser les effets thermomécaniques de chaque composant l'un par l'autre, comme en régime stationnaire et avec un positionnement planaire des puces. D'autre part, d'un point de vu systémique, la stratégie de commande et le dimensionnement des condensateurs flottants de l'onduleur modulaire multiniveaux sont deux aspects intimement liés. En effet, les condensateurs flottants sont le siège d'ondulations de tension de très forte amplitude. Cela a pour effet de déstabiliser l'onduleur, voire de provoquer la destruction des composants en atteignant des niveaux de tension trop élevés. Ainsi, des contrôleurs judicieusement conçus permettent de réduire les ondulations indésirables, et a fortiori, d'embarquer des capacités moins importantes dans le système, tant que ces dernières sont inversement proportionnelles à l'ondulation de la tension. Afin d'avoir une compréhension approfondie sur les dynamiques régissant le convertisseur modulaire multiniveaux, un modèle dynamique global basé sur la représentation d'état a été établi. Bien que cette représentation soit limitée à l'harmonique 2 des grandeurs caractéristiques, elle permet une fidèle interprétation du mécanisme de conversion sans passer par des modèles énergétiques bien plus complexes à exploiter, et de proposer des lois de commande montrant leur efficacité notamment autour de la fréquence nominale. Cela a été vérifié sur une maquette de puissance réalisée dans le cadre de cette thèse. / Multilevel modular topology converts energy between two direct and alternative endings. This structure is constructed by the series connection of identical sub-modules, composed of a switching cell and a floating capacitor, and with arm inductors. Such a conversion system may reach a large number of levels increases the overall efficiency and quality of the output signals. In addition, it allows the use of low voltage components with better dynamics and cost effectiveness above the high voltage components. It also allows flexibility in the work of design and manufacture due to its modularity, while avoiding a bulky and expensive input transformer, regarding the conventional technology. Compared with other types of topologies, advantageous with a limited number of levels, the modular multilevel converter seems to be more suited for medium and high voltage applications, which are dependent on the association of power components. However, for variable speed drive application, a certain number of technological challenges have been highlighted, given the specific functional characteristics of the modular multilevel inverter and the constraints imposed by the very low frequency operation. On the one hand, for the normal operation of a multilevel modular converter, the waveform of the internal currents, in contrast to other types of topologies, is not symmetrical due to the distribution of the direct current in each phase leg. This may entail a significant disparity in terms of heat dissipation within the switching devices constituting a sub-module. Therefore, the problem of thermal management of active components is emphasized in the use of a modular multilevel converter. With the choice of a 3D packaging technology, interconnection by bumps, the ability to cool the semiconductor chips through the both sides of a module offers better cooling effects and a new perspective to design the power module for the studied structure. The concept of laying chips on both the two substrates of module without facing each other provides overall balanced dissipation in the space and permit to overcome the unbalanced heat distribution induced by bumps. Combined with the sharing of a switch by two chips in parallel, the proposal of the new architecture for 3D power module also aims to balance the double-sided cooling in the time range. Indeed, for the very low frequency operation, the switches operate in unsteady state where each switch has its own thermal behavior, it is no longer possible to compensate the thermo-mechanical constraints over each component with the help of the others, as in steady state and with a planar chips positioning scheme. On the other hand, from a systemic point of view, the control strategy and the dimensioning of floating capacitors of modular multilevel inverter are two interrelated aspects. Because the floating capacitors, having the role of energy sources, are loaded / unloaded through the modulation period, which causes very high voltage ripples across those capacitors with a very low frequency. This will destabilize the inverter and even provoke the destruction of components by approaching too high voltage levels. Thus, wisely designed controllers reduce unwanted ripples and, furthermore, allow embarking much smaller capacity in the system, as they are inversely proportional to the voltage ripple. In order to have a thorough understanding on the dynamics governing the modular multilevel converter, a comprehensive dynamic model based on state-space representation was established. Although this representation is limited to the second harmonic of characteristic variable, it allows a faithful interpretation of the conversion mechanism without using energy models, more complex to operate, and control laws can also be proposed and their effectiveness around the nominal frequency has been underlined. Concerning the very low frequency operations, another solution has been proposed and is ongoing patent pending.

Ces travaux de thèse portent essentiellement sur la modélisation, l’analyse et la commande des convertisseurs de type MMC intégrés dans un contexte MTDC. Le premier objectif de ce travail est d’aboutir à un modèle dynamique du convertisseur MMC, exprimé dans le repère $dq$, permettant d’une part, de reproduire avec précision les interactions AC-DC, et d’exprimer, d’autre part, la dynamique interne du convertisseur qui peut interagir également avec le reste du système. Le modèle développé peut être linéarisé facilement dans le but de l’exploiter pour l’étude de stabilité en se basant sur les techniques pour les systèmes linéaires à temps invariant. Ensuite, selon le modèle développé dans le repère dq, différentes stratégies de contrôle sont proposées en fonction de systèmes de contrôle-commande existantes dans la littérature mis en places pour le convertisseur MMC. Étant donné que l’ordre du système est un paramètre important pour l'étude des réseaux MTDC en présence de plusieurs stations de conversion de type MMC, l’approche de réduction de modèles à émerger comme une solution pour faciliter l’étude. En conséquence, différents modèles à ordre réduit sont développés, et qui sont validés par la suite, par rapport au modèle détaillé, exprimé dans le repère dq. Finalement, les modèles MMC développés ainsi que les systèmes de commande qui y ont associés sont exploités, pour l’analyse de stabilité en petits signaux des réseaux MMC-MTDC. Dans ce sens, la stratégie de commande associée à chaque MMC est largement évaluée dans le but d’investiguer les problèmes majeurs qui peuvent surgir au sein d’une configuration MTDC multi-constructeurs / This thesis deals with the modeling and control of MMCs in the context of MTDC. The first objective is to obtain an MMC model in dq frame which can reproduce accurately the AC- and DC- interactions, while representing at the same time the internal dynamics which may interact with the rest of the system. This model is suitable to be linearized and to study its stability, among other linear techniques. Then, based on the developed dq model, different control strategies are developed based on the state-of-the-art on MMC controllers. Since the order of the system may be a limiting factor for studying MTDC grids with many MMCs, different reduced-order models are presented and compared with the detailed dq model. Finally, the developed MMC models with different controllers are used for the MTDC studies. The impact of the chosen controllers of each MMC is evaluated, highlighting the potential issues that may occur in multivendor schemes.

L’objectif de ce travail de Thèse est d’évaluer les capacités de composants numérique de type Système-sur-Puce (SoC en anglais) pour l’implantation de Simulateurs Temps Réel Embarqués (ERTS en anglais) de systèmes électromécaniques et d’électronique de puissance. En effet, l’utilisation de ces simulateurs n’est pas seulement limitée aux validations matériel dans la boucle (en anglais Hardware-in-the-Loop ou HIL) du système mais doivent également être embarqués avec le contrôleur afin d’assurer plusieurs fonctionnalités additionnelles comme l'observation, l'estimation, commande sans capteur (ou sensorless), le diagnostic ou la surveillance de la santé, commande tolérante aux défauts, etc.La réalisation de ces simulateurs doit néanmoins considérer plusieurs contraintes à plusieurs niveaux de développement : durant la modélisation de la partie du système à simuler en temps-réel, durant la réalisation numérique et enfin durant l’implantation sur le composant numérique utilisé. Ainsi, le travail réalisé durant cette Thèse s’est focalisé sur ce dernier niveau et l’objectif était d’évaluer les capacités temps/ressources des composants de type SoC pour l’implantation de modules ERTS. Ce type de plateformes intègrent dans un même composant de puissants processeurs, un circuit logique programmable (de type Field-Programmable Gate Array ou FPGA), et d’autres périphériques, ce qui offre plusieurs opportunités d’implantation.Afin de pallier les limitations liées au codage VHDL de la partie FPGA, il existe des outils High-Level Synthesis (HLS) qui permettent de programmer ces dispositifs en utilisant des langages à haut niveau d'abstraction comme C, C++ ou SystemC. De plus, en incluant des directives et contraintes au code source, ces outils peuvent produire des implémentations matérielles différentes (architecture totalement combinatoire, « pipeline », architecture parallélisées ou factorisées, arranger les données et leurs formats pour une meilleure utilisation des ressources de mémoire, etc.).Dans le but d’évaluer ces différentes implantations, deux cas d’études ont été choisis : le premier se compose d’un Générateur Asynchrone à Double Alimentation (GADA) et le second d’un Convertisseur Modulaire Multiniveau (ou Modular Multi-level Converter - MMC). Vu que la GADA a une dynamique basse/moyenne (dynamiques électriques et mécaniques), deux versions d’implantations ont été évaluées : (i) une implantation full-software en utilisant seulement les processeurs ARM; et (ii) une implantation full-hardware en utilisant l’outil HLS pour programmer la partie FPGA. Ces deux versions ont été évaluées avec différentes optimisations du compilateur et trois formats de données: 64/32-bit en virgule flottante, et 32-bit en virgule flottante. L’approche mixe software/hardware a également été évaluée à travers la caractérisation des transferts de données entre le processeur et l’IP ERTS implantée dans la partie FPGA. Quant au convertisseur MMC, sa complexité et sa forte dynamique (dynamique de commutation) impose une implantation exclusivement full-hardware. Celle-ci a également été réalisée à base d’outils HLS.Enfin pour la validation expérimentale de ce travail de Thèse, une maquette à base de convertisseur MMC a été construite dans le but de comparer des mesures du système réel avec les résultats fournis par l’IP ERTS. / This Doctoral Thesis is a detailed study of how suitable System-on-Chip (SoC) devices are for implementing Embedded Real-Time Simulators (ERTS) of electromechanical and power electronic systems. This emerging class of Real-Time Simulators (RTS) are not only expected for Hardware-in-the-Loop (HIL) validations of systems; but they also have to be embedded within the controller to play several roles like observers, parameter estimation, diagnostic, health monitoring, fault-tolerant and sensorless control, etc.The design of these Intellectual Properties (IP) must rigorously consider a set of constraints at different development stages: (i) during the modeling of the system to be real-time simulated; (ii) during the digital realization of the IP; and also (iii) during its final implementation in the digital platform. Thus, the conducted work of this Thesis focuses specially on this last stage and its aim is to evaluate the time/resource performances of recent SoC devices and study how suitable they are for implementing ERTSs. These kind of digital platforms combine powerful general purpose processors, a Field-Programmable Gate Array (FPGA) and other peripherals which make them very convenient for controlling and monitoring a complete system.One of the limitations of these devices is that control engineers are not particularly familiarized with FPGA programming, which needs extensive expertise in order to code these highly sophisticated algorithms using Hardware Description Languages (HDL). Notwithstanding, there exist High-Level Synthesis (HLS) tools which allow to program these devices using more generic programming languages such as C, C++ or SystemC. Moreover, by inserting directives and constraints to the source code, these tools can produce different hardware implementations (e.g. full-combinatorial design, pipelined design, parallel or factorized design, partition or arrange data for a better utilisation of memory resources, etc.).This dissertation is based on the implementation of two representative applications that are well known in our laboratory: a Doubly-fed Induction Generator (DFIG) commonly used as wind turbines; and a Modular Multi-level Converter (MMC) that can be arranged in different configurations and utilized for many different energy conversion purposes. Since the DFIG has low/medium system dynamics (electrical and mechanical ones), both a full-software implementation using solely the ARM processor and a full-hardware implementation using HLS to program the FPGA will be evaluated with different design optimizations and data formats (64/32-bit floating-point and 32-bit fixed-point). Moreover, it will also be investigated whether a system of these characteristics is interesting to be run as a hardware accelerator. Different data transfer options between the Processor System (PS) and the Programmable Logic (PL) have been studied as well for this matter. Conversely, because of its harsh dynamics (switching dynamics), the MMC will be implemented only with a full-hardware approach using HLS tools, as well.For the experimental validation of this Thesis work, a complete MMC test bench has been built from scratch in order to compare the real-world results with its SoC ERTS implementation.