Dans ce travail, nous présentons une méthode de résolution de l'équation de la courbe géodésique en utilisant le symbole de Christoffel. En effet, l'équation de la courbe géodésique contient une dérivée covariante.

L'objectif de cette thèse est de comprendre la dynamique des grandes populations de neurones interconnectées. La méthode utilisée pour atteindre cet objectif est un mélange de modèles mésoscopiques et calculs de haute performance. Le premier permet de réduire la complexité du réseau neuronale et le second de réaliser des simulations à grandes échelles. Dans la première partie de cette thèse une nouvelle approche du champ moyen est utilisée pour étudier numériquement les effets du bruit sur un groupe extrêmement grand de neurones. La même approche a été utilisée pour créer un modèle d' hypercolonne du premier cortex visuel d'où l'unité basique, est des grandes populations de neurones au lieu d'une seule cellule. Les simulations sont réalisées en résolvant un système d'équation différentielle partielle qui décrit l'évolution de la fonction de densité de probabilité du réseau. Dans la deuxième partie de cette thèse est présentée une étude numérique de deux modèles de champs neuronaux du premier cortex visuel. Le principal objectif est de déterminer comment les contours sont sélectionnés dans le cortex visuel. La différence entre les deux modèles est la manière de représenter des préférences d'orientations des neurones. Pour l'un des modèles, l'orientation est une caractéristique de l'équation et la connectivité dépend d'elle. Dans l'autre, il existe une carte d'orientation qui définit une fonction d'entrée. Toutes les simulations sont réalisées sur un cluster de processeurs graphiques. Cette thèse propose des techniques pour simuler rapidement les modèles proposés sur ce type de machine. La vitesse atteinte est équivalente à un cluster standard très grand. / The aim of this thesis is to understand the dynamics of large interconnected populations of neurons. The method we use to reach this objective is a mixture of mesoscopic modeling and high performance computing. The rst allows us to reduce the complexity of the network and the second to perform large scale simulations. In the rst part of this thesis a new mean eld approach for conductance based neurons is used to study numerically the eects of noise on extremely large ensembles of neurons. Also, the same approach is used to create a model of one hypercolumn from the primary visual cortex where the basic computational units are large populations of neurons instead of simple cells. All of these simulations are done by solving a set of partial dierential equations that describe the evolution of the probability density function of the network. In the second part of this thesis a numerical study of two neural eld models of the primary visual cortex is presented. The main focus in both cases is to determine how edge selection and continuation can be computed in the primary visual cortex. The dierence between the two models is in how they represent the orientation preference of neurons, in one this is a feature of the equations and the connectivity depends on it, while in the other there is an underlying map which denes an input function. All the simulations are performed on a Graphic Processing Unit cluster. Thethesis proposes a set of techniques to simulate the models fast enough on this kind of hardware. The speedup obtained is equivalent to that of a huge standard cluster.

Les convertisseurs statique à structure tension sont des éléments essentiels de nombreux systèmes d'électronique de puissance tels que les variateurs de vitesse des machines alternatives, les alimentations sans interruption et les filtres actifs. Les défaillances d’un convertisseur, qu’elles proviennent d’un des composants de puissance commandables ou d’un des capteurs mis en œuvre, conduisent à la perte du contrôle des courants de phase. Ces défaillances peuvent provoquer de graves dysfonctionnements du système, voire conduire à sa mise hors tension. Par conséquent, afin d'empêcher la propagation de défauts aux autres composants et assurer la continuité de service en présence de défaut, des méthodes efficaces et rapides de détection et de compensation de défauts doivent être mises en œuvre. Dans ces travaux de thèse nous avons étudié un convertisseur triphasé à structure tension "fault tolerant". Ce convertisseur assure la continuité de service, en mode normal, en présence de défauts éventuels d’un semi-conducteur ou d’un capteur de courant. Dans ces travaux, nous avons choisi comme cas d’application le filtre actif parallèle (FAP) triphasé afin de valider la continuité de service du convertisseur "fault tolerant" lors de défauts. Les résultats expérimentaux montrent les performances et l’efficacité du convertisseur "fault tolerant" proposé. Pour réduire autant que possible le temps de détection du défaut, nous avons ciblé un composant numérique de type FPGA (Field Programmable Gate Array). Nous avons également proposé dans ce mémoire un nouveau flot de conception et de prototypage dit "FPGA in the loop" qui permet de réduire le temps de développement. / Voltage source converters (VSC) are essential components of many power electronics systems such as variable speed AC machines, uninterrupted power supplies and active power filters. A sudden failure in one of the used power switches or the current sensors decreases system performances and leads to disconnect the system. Moreover, if the fault is not quickly detected and compensated, it can lead to hard failure. Hence, to reduce the failure rate and to prevent unscheduled shutdown, effective and fast fault detection and compensation schemes must be implemented. In this thesis work we have studied a fault tolerant VSC. This converter provides the continuity of service in the presence of a semiconductor or a current sensor fault. In this work, we have chosen the shunt active power filter application to validate the studied fault tolerant VSC performances. The experimental results confirms the satisfactory performances and efficiency of the proposed fault tolerant VSC. To minimize the fault detection time, we targeted a FPGA (Field Programmable Gate Array) component. We also proposed in this thesis a new methodology to design and prototype so-called “FPGA in the Loop” that will reduce development time of the digital controllers.

L'algorithme Branch-and-Bound (B&B) est une méthode de recherche arborescente fréquemment utilisé pour la résolution exacte de problèmes d'optimisation combinatoire (POC). Néanmoins, seules des petites instances peuvent être effectivement résolues sur une machine séquentielle, le nombre de sous-problèmes à évaluer étant souvent très grand. Visant la resolution de POC de grande taille, nous réexaminons la conception et l'implémentation d'algorithmes B&B massivement parallèles sur de larges plateformes hétérogènes de calcul, intégrant des processeurs multi-coeurs, many-cores et et processeurs graphiques (GPUs). Pour une représentation compacte en mémoire des sous-problèmes une structure de données originale (IVM), dédiée aux problèmes de permutation est utilisée. En raison de la forte irrégularité de l'arbre de recherche, l'équilibrage de charge dynamique entre processus d'exploration parallèles occupe une place centrale dans cette thèse. Basés sur un encodage compact de l'espace de recherche sous forme d'intervalles, des stratégies de vol de tâches sont proposées pour processeurs multi-core et GPU, ainsi une approche hiérarchique pour l'équilibrage de charge dans les systèmes multi-GPU et multi-CPU à mémoire distribuée. Trois problèmes d'optimisation définis sur l'ensemble des permutations, le problème d'ordonnancement Flow-Shop (FSP), d'affectation quadratique (QAP) et le problème des n-dames sont utilisés comme cas d'étude. La resolution en 9 heures d'une instance du FSP dont le temps de résolution séquentiel est estimé à 22 ans demontre la capacité de passage à l'échelle des algorithmes proposés sur une grappe de calcul composé de 36 GPUs. / Branch-and-Bound (B&B) is a frequently used tree-search exploratory method for the exact resolution of combinatorial optimization problems (COPs). However, in practice, only small problem instances can be solved on a sequential computer, as B&B generates often generates a huge amount of subproblems to be evaluated. In order to solve large COPs, we revisit the design and implementation of massively parallel B&B on top of large heterogeneous clusters, integrating multi-core CPUs, many-core processors and GPUs. For the efficient storage and management of subproblems an original data structure (IVM) dedicated to permutation problems is used. Because of the highly irregular and unpredictable shape of the B&B tree, dynamic load balancing between parallel exploration processes is one of the main issues addressed in this thesis. Based on a compact encoding of the search space in the form of intervals, work stealing strategies for multi-core and GPU are proposed, as well as hierarchical approaches for load balancing in distributed memory multi-CPU/multi-GPU systems. Three permutation problems, the Flowshop Scheduling Problem (FSP), the Quadratic Assignment Problem (QAP) and the n-Queens puzzle problem are used as test-cases. The resolution, in 9 hours, of a FSP instance with an estimated sequential execution time of 22 years demonstrates the scalability of the proposed algorithms on a cluster composed of 36 GPUs.

L'architecture massivement parallèle étudiée dans cette thèse tente d'associer un fonctionnement de type mimd a des unités de calcul de petite taille, contrairement a ce qui se fait traditionnellement, afin de rendre possible la réalisation de machines de très grande échelle. Elle se situe dans la continuité des machines de type réseau cellulaire étudiées au sein du groupe circuits du LGI (asynchrones, topologie en grille 2d, communication par passage de message) mais dans une optique non dédiée. Cette vocation généraliste pose le probleme du dimensionnement relatif des éléments (processeur, routeur, mémoire) qui doit concilier économie et fonctionnalité. A la lumière d'une approche expérimentale par simulations, le mécanisme de transfert de message parallèle utilise jusqu'alors apparait comme surdimensionne et trop exigeant d'un point de vue connectique. Des solutions plus réalistes (wormhole multiplexe, bus intra-chip) sont présentées et montrées comme suffisamment puissantes. L'étude d'un certain nombre de programmes d'exemples a permis d'une part d'améliorer de façon significative le jeu d'instructions et de valider un ensemble de primitives de communication simples, d'autre part de montrer que l'implémentation d'algorithmes de natures très variées était possible

La répartition des calculs et des données est le problème majeur à résoudre pour réaliser une application parallèle, son efficacité dépendant de la date et du lieu d'exécution des calculs sur l'ensemble des ressources, processeurs et mémoire, de la machine. Nous nous attachons à résoudre ce "problème d'ordonnancement". Nous utilisons pour cela un modèle proposé récemment : les tâches malléables. Après une introduction au domaine du parallélisme, nous présentons les principaux défauts d'autres modèles d'exécution, notamment leur modélisation fine du comportement des échanges de données, ce qui rend leur manipulation complexe. Les problèmes d'ordonnancement qui en résultent nous semblent difficiles à résoudre efficacement. Le modèle des tâches malléables considère une application comme un ensemble de tâches parallèles, chacune étant exécutée simultanément par plusieurs processeurs. La modélisation d'une application reste classique, en graphe de tâches, mais les communications ne sont prises en compte que de manière implicite, dans le temps d'exécution de chaque tâche malléable. Nous pensons que cette approche simplifie le problème d'ordonnancement à la fois théorique et pratique. Dans ce mémoire, nous abordons d'abord l'ordonnancement de tâches malléables indépendantes. Nous présentons quelques travaux déjà connus dont nous analysons les déficiences. Nous proposons un algorithme en deux étagères avec une meilleure garantie de performance de 3/2. Une comparaison en moyenne des différents algorithmes est également présentée. Pour les problèmes incluant des contraintes de précédences, nous présentons d'abord les résultats existants dans des modèles proches avant de proposer une première étude du problème des chaînes de tâches malléables. Enfin, après une introduction au domaine de la simulation adaptative de courants océaniques, l'utilisation pratique du modèle pour l'ordonnancement d'une simulation est également présentée.

Pour exécuter une application sur une machine parallèle, la simple étape de traduction du code source vers un code binaire exécutable par compilation et édition de liens n'est pas suffisante. Deux étapes supplémentaires sont nécessaires lors du processus de développement d'un programme parallèle : l'extraction du parallèlisme et le placement des processus. Ces étapes sont trés importantes puisqu'elles conditionnent les performances globales de la machine pour l'application concernée. Le générateur de système de développement P.D.S. proposé ici est dédié à des programmeurs non spécialistes du parallèlisme qui veulent écrire une fois pour toutes leurs applications sans se soucier des détails de l'architecture à leur disposition. La clef de voute de P.D.S. est la spécification d'une machine virtuelle P.V.M. permettant de rester "éloigné" le plus longtemps possible du multiprocesseur cible. Une telle approche nous a permis d'élaborer P.D.S. de telle sorte qu'il n'y ait qu'un seul module dépendant de l'architecture cible. Nous avons abordé en fin de thèse une version de ce module dédiée à la famille de machines "Supernode" à reconfiguration dynamique.

La bioinformatique nécessite l'analyse de grandes quantités de données. Avec l'apparition de nouvelles technologies permettant un séquençage à haut débit à bas coût, la puissance de calcul requise pour traiter les données a énormément augmenté.. Cette thèse examine la possibilité d'utiliser les processeurs graphiques (GPU) pour des applications de bioinformatique. Dans un premier temps, ce travail s'intéresse au calcul des structures secondaires d'ARN. Ce problème est en général calculé par programmation dynamique, avec un algorithme qui pose de sérieux problèmes pour un code GPU. Nous introduisons une nouvelle implémentation tuilée qui fait apparaitre une bonne localité mémoire, permettant ainsi un programme GPU très efficace. Cette modification permet également de vectoriser le code CPU et donc de faire une comparaison honnête des performances entre GPU et CPU. Dans un deuxième temps, ce travail aborde le problème d'alignements de séquences. Nous présentons une parallélisation GPU d'une méthode utilisant une indexation par graines. L' implémentation sur GPU n'étant pas efficace, nous nous tournons vers le développement d'une version CPU. Notre contribution principale est le développement d'un nouvel algorithme éliminant rapidement les nombreux alignements potentiels, basé sur le précalcul de portions de la matrice de programmation dynamique. Ce nouvel algorithme a conduit au développement d'un nouveau programme d'alignement très efficace. Notre travail fournit l'exemple de deux problèmes différents dont seulement un a pu être efficacement parallélisé sur GPU. Ces deux expériences nous permettent d'évaluer l'efficacité des GPU et leur place en bioinformatique.

Le convertisseur analogique-numérique fondé sur le principe de modulation SD est capable de fournir une très haute résolution. Bien qu'il nécessite un suréchantillonnage, il est peu sensible aux imperfections des composants. Le modulateur SD classique est donc très populaire pour les applications de bande étroite demandant une très haute résolution. Dans cette thèse, nous nous sommes intéressés à l'extension des applications du modulateur SD vers une bande passante plus large. Nous avons tout d'abord étudié l'architecture parallèle basant sur la modulation SD et proposé une nouvelle architecture basant sur la modulation SD passe-haut et l'entrelacement temporel permettant de réduire de façon significative le problème caractéristique du parallélisme, à savoir la disparité entre les canaux. Nous avons ensuite étudié le modulateur SD passe-haut et proposé une implémentation en technique des capacités commutées. Ce nouveau modulateur, contrairement au modulateur classique, est complètement immune au bruit de basse fréquence et peut être utilisé non seulement dans une architecture parallèle, mais aussi de façon autonome. Nous avons aussi modélisé la plupart de non-idéalités du modulateur en VHDL-AMS pour finalement arriver à une méthodologie de conception descendante qui permet de dériver les spécifications de tous les blocs du circuit à partir de performance visée pour le système complet. L'implémentation d'un modulateur SD passe-haut d'ordre 2 et un convertisseur SD passe-haut en combinant avec l'entrelacement temporel a été réalisée en technologie CMOS 0,35 mm. Enfin, notre travail nous a permis de démontrer non seulement l'avantage du modulateur SD passe-haut, mais aussi un perspective prometteur du modulateur SD parallèle pour les applications de très large bande.

Ce document décrit les méthodes de compilation et d'exécution pour la génération automatique de code distribué par distribution de données.