ARM microprocessor is one of the CPU most extensively applied to electronic products in the market, with the advantages of high efficiency, low power consumption, and low cost. The purpose of this thesis is to design and implement an ARM10-like microprocessor SYS32TME-III, it is based on the frame of 32-bits RISC architecture of ARM10, and to analyze the character of derivative architecture on RTL design with the point of view between the process of the design and implementation. For design strategy, speed 200MHz is the goal, and performance-optimized is the main point. Then, improve the mechanisms of adopting instruction pre-fetch, branch prediction, parallel execution, executive path of instruction and operation unit, and compare its results, probe into what¡¦s learning from the design.

Com o aumento da densidade de transistores devido aos avanços na tecnologia de fabricação de IC, que usam cada vez dimensões menores e a possibilidade de projetar chips cada vez mais complexos, ASIC (Application Specific Integrated Circuit) podem de fato integrar sistemas complexos em um chip, chamado de System-on-chip. O ASIC possibilita a implementação de processos (módulos) paralelos em hardware, que possibilitam atingir as velocidades de processamento digital necessárias para as aplicações que envolvem altas taxas de dados. A implementação em hardware do algoritmo Viterbi é o principal foco dessa dissertação. Este texto mostra uma breve explicação do algoritmo e mostra os resultados desta na implementação do algoritmo em software e hardware. Uma arquitetura com pipeline é proposta e uma implementação em HDL (Hardware Description Language) é mostrada. / With the increasing density of gates due to advances in the IC manufacturing technology that uses increasingly smaller feature sizes, and the possibility to design more complex systems, ASIC's (Application Specific Integrated Circuit) can in fact integrate complete systems in a single chip, namely Sysntem-on-chip. The ASIC allows the implementation of parallel processes in hardware that makes possible to reach the necessary speed for the applications that need high data rates. The hardware implementation of the Viterbi encoder algorithm is the main focus of this dissertation. The text gives a brief tutorial of the algorithm and shows the results of its implementation in software and in hardware. A pipelined architecture is proposed and implemented in HDL.

Com o aumento da densidade de transistores devido aos avanços na tecnologia de fabricação de IC, que usam cada vez dimensões menores e a possibilidade de projetar chips cada vez mais complexos, ASIC (Application Specific Integrated Circuit) podem de fato integrar sistemas complexos em um chip, chamado de System-on-chip. O ASIC possibilita a implementação de processos (módulos) paralelos em hardware, que possibilitam atingir as velocidades de processamento digital necessárias para as aplicações que envolvem altas taxas de dados. A implementação em hardware do algoritmo Viterbi é o principal foco dessa dissertação. Este texto mostra uma breve explicação do algoritmo e mostra os resultados desta na implementação do algoritmo em software e hardware. Uma arquitetura com pipeline é proposta e uma implementação em HDL (Hardware Description Language) é mostrada. / With the increasing density of gates due to advances in the IC manufacturing technology that uses increasingly smaller feature sizes, and the possibility to design more complex systems, ASIC's (Application Specific Integrated Circuit) can in fact integrate complete systems in a single chip, namely Sysntem-on-chip. The ASIC allows the implementation of parallel processes in hardware that makes possible to reach the necessary speed for the applications that need high data rates. The hardware implementation of the Viterbi encoder algorithm is the main focus of this dissertation. The text gives a brief tutorial of the algorithm and shows the results of its implementation in software and in hardware. A pipelined architecture is proposed and implemented in HDL.

Com o aumento da densidade de transistores devido aos avanços na tecnologia de fabricação de IC, que usam cada vez dimensões menores e a possibilidade de projetar chips cada vez mais complexos, ASIC (Application Specific Integrated Circuit) podem de fato integrar sistemas complexos em um chip, chamado de System-on-chip. O ASIC possibilita a implementação de processos (módulos) paralelos em hardware, que possibilitam atingir as velocidades de processamento digital necessárias para as aplicações que envolvem altas taxas de dados. A implementação em hardware do algoritmo Viterbi é o principal foco dessa dissertação. Este texto mostra uma breve explicação do algoritmo e mostra os resultados desta na implementação do algoritmo em software e hardware. Uma arquitetura com pipeline é proposta e uma implementação em HDL (Hardware Description Language) é mostrada. / With the increasing density of gates due to advances in the IC manufacturing technology that uses increasingly smaller feature sizes, and the possibility to design more complex systems, ASIC's (Application Specific Integrated Circuit) can in fact integrate complete systems in a single chip, namely Sysntem-on-chip. The ASIC allows the implementation of parallel processes in hardware that makes possible to reach the necessary speed for the applications that need high data rates. The hardware implementation of the Viterbi encoder algorithm is the main focus of this dissertation. The text gives a brief tutorial of the algorithm and shows the results of its implementation in software and in hardware. A pipelined architecture is proposed and implemented in HDL.

A morfologia matemática é o estudo da forma utilizando as ferramentas da teoria de conjuntos e representa uma área extremamente importante em análise de imagens. Suas operações básicas são a dilatação e a erosão, e através destas é possível realizar outras operações mais complexas. A morfologia matemática fornece ferramentas poderosas para a realização de análise de imagens em baixo nível e tem encontrado aplicações em diversas áreas, tais como: visão robótica, inspeção visual, medicina, análise de textura, entre outras. Muitas destas aplicações requerem processamento em tempo real, e para sua execução de forma eficiente freqüentemente é utilizado hardware dedicado. A análise de imagens em baixo nível geralmente envolve computações repetidas sobre estruturas grandes de dados. Assim, o paralelismo parece ser um atributo necessário de um sistema de hardware capaz de executar eficientemente estas tarefas. As ferramentas da morfologia matemática são bem adequadas à implementação em arquiteturas pipeline. A necessidade de sistemas capazes de realizar o processamento de imagens digitais em tempo real, com o menor custo e tempo de desenvolvimento, tem sido suprida pela tecnologia de dispositivos de lógica programável complexa. Assim, neste trabalho foi projetada e implementada uma arquitetura pipeline dedicada para dilatação e erosão de imagens binárias em tempo real utilizando dispositivos lógicos programáveis de alta capacidade. Esta arquitetura é capaz de processar imagens binárias de 512 x 512 pixels. Os estágios desta arquitetura são flexíveis, permitindo a reprogramação da forma e do tamanho dos elementos estruturantes utilizados nas operações morfológicas. A arquitetura desenvolvida apresentou um desempenho satisfatório, demonstrando ser uma alternativa viável e eficiente. / Mathematical morphology is a very important image analysis area that uses set theory tools to study shapes. The basic operations in mathematical morphology are dilation and erosion, these can be used for more complex operations. Mathematical morphology has powerful tools for low level image processing and has been used in a wide range of applications such as robotic vision, visual inspection, medicine and texture analysis. Low level image processing requires repetitive processing over large data structures, dedicated parallel computing hardware is often used. Complex field programmable logic devices (CPLDs) have increasingly been used for the fast development of real time image processing systems. In this work we present a pipeline architecture for real time erosion and dilation operations, the architecture was developed using high density programmable logic devices. The developed architecture can process 512 x 512 pixels binary images, and has flexible stages that can be reprogrammed according to the shape and size of the structuring elements used in the morphological operations. Tests performed using the architecture demonstrated its good performance and that it is a good and efficient alternative for dedicated morphological image processing operations.

A morfologia matemática é o estudo da forma utilizando as ferramentas da teoria de conjuntos e representa uma área extremamente importante em análise de imagens. Suas operações básicas são a dilatação e a erosão, e através destas é possível realizar outras operações mais complexas. A morfologia matemática fornece ferramentas poderosas para a realização de análise de imagens em baixo nível e tem encontrado aplicações em diversas áreas, tais como: visão robótica, inspeção visual, medicina, análise de textura, entre outras. Muitas destas aplicações requerem processamento em tempo real, e para sua execução de forma eficiente freqüentemente é utilizado hardware dedicado. A análise de imagens em baixo nível geralmente envolve computações repetidas sobre estruturas grandes de dados. Assim, o paralelismo parece ser um atributo necessário de um sistema de hardware capaz de executar eficientemente estas tarefas. As ferramentas da morfologia matemática são bem adequadas à implementação em arquiteturas pipeline. A necessidade de sistemas capazes de realizar o processamento de imagens digitais em tempo real, com o menor custo e tempo de desenvolvimento, tem sido suprida pela tecnologia de dispositivos de lógica programável complexa. Assim, neste trabalho foi projetada e implementada uma arquitetura pipeline dedicada para dilatação e erosão de imagens binárias em tempo real utilizando dispositivos lógicos programáveis de alta capacidade. Esta arquitetura é capaz de processar imagens binárias de 512 x 512 pixels. Os estágios desta arquitetura são flexíveis, permitindo a reprogramação da forma e do tamanho dos elementos estruturantes utilizados nas operações morfológicas. A arquitetura desenvolvida apresentou um desempenho satisfatório, demonstrando ser uma alternativa viável e eficiente. / Mathematical morphology is a very important image analysis area that uses set theory tools to study shapes. The basic operations in mathematical morphology are dilation and erosion, these can be used for more complex operations. Mathematical morphology has powerful tools for low level image processing and has been used in a wide range of applications such as robotic vision, visual inspection, medicine and texture analysis. Low level image processing requires repetitive processing over large data structures, dedicated parallel computing hardware is often used. Complex field programmable logic devices (CPLDs) have increasingly been used for the fast development of real time image processing systems. In this work we present a pipeline architecture for real time erosion and dilation operations, the architecture was developed using high density programmable logic devices. The developed architecture can process 512 x 512 pixels binary images, and has flexible stages that can be reprogrammed according to the shape and size of the structuring elements used in the morphological operations. Tests performed using the architecture demonstrated its good performance and that it is a good and efficient alternative for dedicated morphological image processing operations.

An important challenge in natural language surface realization is the generation of grammatical sentences from incomplete sentence plans. Realization can be broken into a two-stage process consisting of an over-generating rule-based module followed by a ranker that outputs the most probable candidate sentence based on a statistical language model. Thus far, an n-gram language model has been evaluated in this context. More sophisticated syntactic knowledge is expected to improve such a ranker. In this thesis, a new language model based on featurized functional dependency syntax was developed and evaluated. Generation accuracies and cross-entropy for the new language model did not beat the comparison bigram language model.