L'utilisation de récepteurs radiofréquence agiles est devenue incontournable dû au contexte orienté vers la mobilité et à la demande de haut débit. Cependant, les différentes solutions proposées afin d'augmenter le débit supporté par les terminaux mobiles induisent une augmentation de la consommation électrique de ces équipements de télécommunication. En prenant en compte le fait que l'augmentation des capacités des batteries ait un relativement faible taux de croissance, on comprend le compromis à faire entre le débit et la consommation électrique au niveau de la conception des terminaux mobiles destinés aux radiocommunications. Dans le cadre de la standardisation de la quatrième génération de téléphonie mobile, une des solutions techniques proposées afin d'augmenter le débit des transmissions radiofréquence est la transmission de signaux agrégés ayant des composantes spectrales non adjacentes. Par conséquent, la tête radio réalisant la translation en fréquence au niveau du récepteur doit pouvoir traiter simultanément plusieurs bandes de fréquence. Dans un premier temps, l'étude bibliographique menée sur les architectures de ce type de récepteurs souligne l'utilisation systématique d'une structure très gourmande en termes de consommation : l'empilement de chaînes de traitement, chacune dédiée à une unique bande de fréquence. Afin de limiter la consommation électrique due au processus de parallélisation des différentes étapes de traitement, une nouvelle architecture de récepteur à chaine de traitement unique est proposée et brevetée dans le cadre des travaux réalisés durant cette thèse de doctorat. Différentes études permettent de réaliser une évaluation théorique des gains en termes de performances ainsi que de consommation électrique suite à l'utilisation de l'architecture proposée à la place de l'empilement de chaînes de réception dédiées. Dans un premier temps, la validation de ces études théoriques se fait par le biais de simulations ADS (Agilent Technologies). Dans un deuxième temps, la validation des résultats théoriques repose sur la mesure utilisant un prototype de ce récepteur. Le design ainsi que la mesure de ce prototype représentent une partie conséquente en termes de charge de travail. Compte tenu des résultats obtenus, cette étape est considérée cependant essentielle dans le processus d'évaluation des performances d'un récepteur radiofréquence utilisant l'architecture proposée. Ainsi, suite à une étude comparative entre un récepteur bibande utilisant l'architecture proposée et un récepteur à empilement de deux chaines de traitement, on estime obtenir un gain en termes de consommation électrique variant entre 20 % et 30 % en faveur du récepteur proposé. Cette estimation est valable pour le cas ou les performances des deux récepteurs sont identiques. La dernière partie du travail mené dans le cadre de cette thèse est consacrée à la présentation d'une architecture de récepteur à front-end unique capable de supporter une transmission MIMO d'un signal bibande. Le cas d'étude choisie pour valider les performances de ce type de récepteur est celui d'une transmission MIMO LTE-Advanced à spectre discontinu.

Les communications numériques ont évolué pour répondre à la demande des consommateurs pour accroître l'accès à la navigation Internet, TV, vidéo à la demande, jeux interactifs et de réseaux sociaux. Cette augmentation de débit est obtenue en utilisant des techniques avancées de traitement du signal, des modulations complexes, et des bandes passantes larges. Par conséquent, des récepteurs hautes performances, capables de traiter des signaux large bande, sont nécessaires pour les équipements d'infrastructure et de communication grand-public hauts de gamme. Les récepteurs à numérisation directe RF sont attrayants pour ces applications à large bande, mais plusieurs aspects doivent être étudiés afin de fournir des solutions performantes intégrées. Les principales contributions de cette thèse sont les suivantes: - l’analyse et la conception au niveau système des récepteurs à échantillonnage et numérisation directs RF : - l'analyse théorique de la distorsion non-linéaire large-bande, pour les stratégies d'échantillonnage passe-bas et passe-bande - l'analyse théorique des défauts des convertisseurs analogique-numérique haute-vitesse dans un contexte de réception large bande - la conception d'un conditionneur de signal RF optimisé pour une application câble, incluant: - un égaliseur RF programmable multi-pente, utilisant une seule inductance, avec son algorithme de contrôle - une boucle de contrôle de gain mixte combinant un détecteur RMS et un détecteur crête - contribution à la réalisation d'un produit récepteur RF multi-canaux, à numérisation directe, compétitif en consommation d'énergie, coût, et performances RF / The Holy Grail radio receiver architecture for Software Radio makes uses of direct RF digitization. The early RF signal digitization theoretically provides maximum re-configurability of the radio front-end to multiple bands and standards, as opposed to analog-extensive front-ends. In addition, in applications for which a large portion of the RF input signal spectrum is required to be received simultaneously, the RF direct digitization architecture could provide the most power-and-cost-effective front-end solution. This is typically the case in centralized architectures, for which a single receiver is used in a multi-user environment (data and video gateways) or in re-multiplexing systems. In these situations, this highly-digitized architecture could dramatically simplify the radio front-end, as it has the potential to replace most of the analog processing. In this Ph.D thesis, we study the trade-offs, from RF to DSP domains, which are being involved in direct RF digitization receivers. The developed system-level framework is applied to the design of a cable multi-channel RF direct digitization receiver. Special focus is provided on the design of an optimum RF signal conditioning, on the specification of time-interleaved analog-to-digital converter impairments, including clock quality, and on some algorithmic aspects (automatic gain control loop, RF front-end amplitude equalization control loop). The two-chip implementation is presented, using BiCMOS and 65nm CMOS processes, together with the block and system-level measurement results. The solution is highly competitive, both in terms of area and RF performance, while it drastically reduces power consumption.