La place des convertisseurs analogique-numérique (CAN) dans une chaîne de traitement du signal est particulièrement importante car elle conditionne les performances globales du système. Le partitionnement entre les modes de traitement analogique et numérique est en effet très dépendant de leurs caractéristiques de résolution, de vitesse et de consommation. Les architectures de convertisseurs de type flash, pipeline et sigma delta couvrent bien l'espace résolution-vitesse des applications de communications et sont étudiées en détail dans cette thèse. L'exploration de l'espace de conception par une simulation électrique n'est pas réaliste pour un bloc tel qu'un CAN étant donné le temps de simulation très important qu'il nécessiterait. Nous proposons la simulation rapide de ces architectures à partir d'un ensemble de classes C++ avec différents niveaux d'abstraction. Le premier niveau exploite un modèle linéaire du modulateur sigma delta issu de la simulation. Il a été utilisé pour l'optimisation des coefficients sous des contraintes d'excursion réduite des états d'intégrateur. Les performances dynamiques sont les plus délicates à évaluer étant donné leurs fortes dépendances avec la technologie. Une méthode d'exploration, basée sur un modèle comportemental du transfert de charge dans les circuits à capacités commutées, a été développée. Elle a été appliquée à différentes configurations de convertisseurs sigma-delta et pipeline pour déterminer les solutions les plus efficaces du point de vue de l'énergie de conversion.

L'objectif de ce travail était d'élaborer la brique de base d'un convertisseur analogique numérique supraconducteur à architecture pipeline, fonctionnant à 30GHz de fréquence d'échantillonnage. Ce convertisseur est constitué d'un bloc de N comparateurs disposés en cascade le long d'une ligne de transmission. Chaque étage de comparaison est constitué d'un SQUID rf mutuellement couplé à un tronçon de ligne de transmission. Lorsque le signal à convertir arrive à la hauteur d'un comparateur, il génère un champ magnétique qui induit un courant dans le SQUID rf. Ce courant pourra faire commuter la jonction Josephson du SQUID rf dans certains cas, en fonction des caractéristiques internes de la jonction Josephson du SQUID et de son environnement. La commutation, qui s'accompagne de l'apparition d'une impulsion de tension quantifiée SFQ, a été étudiée de manière théorique et expérimentale en fonction des différents paramètres du problème.

Les convertisseurs analogique-numérique à entrelacement temporel (TIADC) semblent être une solution prometteuse dans le monde de la conversion analogique-numérique. Leur fréquence d’échantillonnage peut théoriquement être augmentée en augmentant le nombre de convertisseurs en parallèle. En réalité, des désappariements entre les convertisseurs peuvent fortement dégrader les performances, particulièrement à haute fréquence d’échantillonnage ou à haute résolution. Ces défauts d’appariement peuvent être réduits en utilisant des techniques de calibration en arrière-plan. La première partie de cette thèse est consacrée à l’étude des sources et effets des différents types de désappariements dans un TIADC. Des indicateurs de performance tels que le SNDR ou la SFDR sont exprimés en fonction du niveau des désappariements. Dans la deuxième partie, des nouvelles techniques de calibration sont proposées. Ces techniques permettent de réduire les effets des désappariements d’offset, de gain, d’instant d’échantillonnage et de bande passante. Les désappariements sont estimés en se basant sur des propriétés statistiques du signal et la reconstruction des échantillons de sortie se fait en utilisant des filtres numériques. La troisième partie démontre les performance d’un TIADC fonctionnant a une fréquence d’échantillonnage de 1.6 GE/s et comprenant les calibration d’offset, de gain et d’instant d’échantillonnage proposées. Les raies fréquentielles dues aux désappariements sont réduites à un niveau de -70dBc jusqu’à une fréquence d’entrée de 750 MHz. Ce circuit démontre une meilleure correction de désappariements que des circuits similaires récemment publiés, et ce avec une augmentation de puissance consommée et de surface relativement faible. / Time-interleaved analog-to-digital converters (TIADC) seem to be the holy grail of analog-to-digital conversion. Theoretically, their sampling speed can be increased, very simply, by duplicating the sub-converters. The real world is different because mismatches between the converters strongly reduce the TIADC performance, especially when trying to push forward the sampling speed, or the resolution of the converter. Using background digital mismatch calibration can alleviate this limitation. The first part of the thesis is dedicated to studying the sources and effects of mismatches in a TIADC. Performance metrics such as the SNDR and the SFDR are derived as a function of the mismatch levels. In the second part, new background digital mismatch calibration techniques are presented. They are able to reduce the offset, gain, skew and bandwidth mismatch errors. The mismatches are estimated by using the statistical properties of the input signal and digital filters are used to reconstruct the correct output samples. In the third part, a 1.6 GS/s TIADC circuit, implementing offset, gain and skew mismatch calibration, demonstrates a reduction of the mismatch spurs down to a level of -70 dBFS, up to an input frequency of 750 MHz. The circuit achieves the lowest level of mismatches among TIADCs in the same frequency range, with a reasonable power and area, in spite of the overhead caused by the calibration.

Les convertisseurs analogique-numérique à entrelacement temporel (TIADC) semblent être une solution prometteuse dans le monde de la conversion analogique-numérique. Leur fréquence d’échantillonnage peut théoriquement être augmentée en augmentant le nombre de convertisseurs en parallèle. En réalité, des désappariements entre les convertisseurs peuvent fortement dégrader les performances, particulièrement à haute fréquence d’échantillonnage ou à haute résolution. Ces défauts d’appariement peuvent être réduits en utilisant des techniques de calibration en arrière-plan. La première partie de cette thèse est consacrée à l’étude des sources et effets des différents types de désappariements dans un TIADC. Des indicateurs de performance tels que le SNDR ou la SFDR sont exprimés en fonction du niveau des désappariements. Dans la deuxième partie, des nouvelles techniques de calibration sont proposées. Ces techniques permettent de réduire les effets des désappariements d’offset, de gain, d’instant d’échantillonnage et de bande passante. Les désappariements sont estimés en se basant sur des propriétés statistiques du signal et la reconstruction des échantillons de sortie se fait en utilisant des filtres numériques. La troisième partie démontre les performance d’un TIADC fonctionnant a une fréquence d’échantillonnage de 1.6 GE/s et comprenant les calibration d’offset, de gain et d’instant d’échantillonnage proposées. Les raies fréquentielles dues aux désappariements sont réduites à un niveau de -70dBc jusqu’à une fréquence d’entrée de 750 MHz. Ce circuit démontre une meilleure correction de désappariements que des circuits similaires récemment publiés, et ce avec une augmentation de puissance consommée et de surface relativement faible. / Time-interleaved analog-to-digital converters (TIADC) seem to be the holy grail of analog-to-digital conversion. Theoretically, their sampling speed can be increased, very simply, by duplicating the sub-converters. The real world is different because mismatches between the converters strongly reduce the TIADC performance, especially when trying to push forward the sampling speed, or the resolution of the converter. Using background digital mismatch calibration can alleviate this limitation. The first part of the thesis is dedicated to studying the sources and effects of mismatches in a TIADC. Performance metrics such as the SNDR and the SFDR are derived as a function of the mismatch levels. In the second part, new background digital mismatch calibration techniques are presented. They are able to reduce the offset, gain, skew and bandwidth mismatch errors. The mismatches are estimated by using the statistical properties of the input signal and digital filters are used to reconstruct the correct output samples. In the third part, a 1.6 GS/s TIADC circuit, implementing offset, gain and skew mismatch calibration, demonstrates a reduction of the mismatch spurs down to a level of -70 dBFS, up to an input frequency of 750 MHz. The circuit achieves the lowest level of mismatches among TIADCs in the same frequency range, with a reasonable power and area, in spite of the overhead caused by the calibration.

Le futur accélérateur linéraire à électrons est un nouveau défi technologique pour la communauté scientifique de la physique des particules. Le cahier des charges de l'électronique de lecture du calorimètre électromagnétique comporte plusieurs points critiques. En effet, les contraintes liées au coût, 34 millions de diodes silicium de $1cm^2$, à l'encombrement, $0,2cm^3$ par puce de 128 voies, à la consommation, <5mW par voie, et à la dynamique, rapport de 32.000 entre le plus grand signal et le bruit, impliquent la mise en oeuvre d'une électronique intégrée. Nous proposons une solution de traitement de l'information qui associera sur la même surface de silicium la partie traitement analogique et la conversion analogique numérique. Plusieurs prototypes de circuits réalisés dans une technologie CMOS 0,35microns nous ont permis de valider des éléments de l'architecture globale du système. Cette électronique se composera d'un préamplificateur de charge suivi d'un système multi-gain avec suppression en ligne des évènements non significatifs et d'un convertisseur analogique numérique sur 10bits. La mise en forme composant le système multi-gain sera réalisée avec un intégrateur à remise à zéro. Les résultats obtenus, qui répondent aux spécifications en temps et en dynamique du cahier des charges, confirment, à présent, la nécessité de mettre en place un système d'alimentation pulsé

Les communications numériques ont évolué pour répondre à la demande des consommateurs pour accroître l'accès à la navigation Internet, TV, vidéo à la demande, jeux interactifs et de réseaux sociaux. Cette augmentation de débit est obtenue en utilisant des techniques avancées de traitement du signal, des modulations complexes, et des bandes passantes larges. Par conséquent, des récepteurs hautes performances, capables de traiter des signaux large bande, sont nécessaires pour les équipements d'infrastructure et de communication grand-public hauts de gamme. Les récepteurs à numérisation directe RF sont attrayants pour ces applications à large bande, mais plusieurs aspects doivent être étudiés afin de fournir des solutions performantes intégrées. Les principales contributions de cette thèse sont les suivantes: - l’analyse et la conception au niveau système des récepteurs à échantillonnage et numérisation directs RF : - l'analyse théorique de la distorsion non-linéaire large-bande, pour les stratégies d'échantillonnage passe-bas et passe-bande - l'analyse théorique des défauts des convertisseurs analogique-numérique haute-vitesse dans un contexte de réception large bande - la conception d'un conditionneur de signal RF optimisé pour une application câble, incluant: - un égaliseur RF programmable multi-pente, utilisant une seule inductance, avec son algorithme de contrôle - une boucle de contrôle de gain mixte combinant un détecteur RMS et un détecteur crête - contribution à la réalisation d'un produit récepteur RF multi-canaux, à numérisation directe, compétitif en consommation d'énergie, coût, et performances RF / The Holy Grail radio receiver architecture for Software Radio makes uses of direct RF digitization. The early RF signal digitization theoretically provides maximum re-configurability of the radio front-end to multiple bands and standards, as opposed to analog-extensive front-ends. In addition, in applications for which a large portion of the RF input signal spectrum is required to be received simultaneously, the RF direct digitization architecture could provide the most power-and-cost-effective front-end solution. This is typically the case in centralized architectures, for which a single receiver is used in a multi-user environment (data and video gateways) or in re-multiplexing systems. In these situations, this highly-digitized architecture could dramatically simplify the radio front-end, as it has the potential to replace most of the analog processing. In this Ph.D thesis, we study the trade-offs, from RF to DSP domains, which are being involved in direct RF digitization receivers. The developed system-level framework is applied to the design of a cable multi-channel RF direct digitization receiver. Special focus is provided on the design of an optimum RF signal conditioning, on the specification of time-interleaved analog-to-digital converter impairments, including clock quality, and on some algorithmic aspects (automatic gain control loop, RF front-end amplitude equalization control loop). The two-chip implementation is presented, using BiCMOS and 65nm CMOS processes, together with the block and system-level measurement results. The solution is highly competitive, both in terms of area and RF performance, while it drastically reduces power consumption.

L'objectif de ce travail était d’élaborer la brique de base d'un convertisseur analogique numérique supraconducteur à architecture pipeline, fonctionnant à 30GHz de fréquence d’échantillonnage. Ce convertisseur est constitué d’un bloc de N comparateurs disposés en cascade le long d’une ligne de transmission. Chaque étage de comparaison est constitué d'un SQUID rf mutuellement couplé à un tronçon de ligne de transmission. Lorsque le signal à convertir arrive à la hauteur d'un comparateur, il génère un champ magnétique qui induit un courant dans le SQUID rf. Ce courant pourra faire commuter la jonction Josephson du SQUID rf dans certains cas, en fonction des caractéristiques internes de la jonction Josephson du SQUID et de son environnement. La commutation, qui s’accompagne de l’apparition d’une impulsion de tension quantifiée SFQ, a été étudiée de manière théorique et expérimentale en fonction des différents paramètres du problème. / Superconductive analogue to digital converters (ADC) generally have speed and power dissipation advantages which should enable their application in telecommunication, medicine, and where an analogue signal (delivered e.g. by a sensor) needs to be digitized for post-processing.We are developing a new concept of analogue to digital converter using high critical temperature (Tc=90K) superconductors and operating at 30GHz; this converter is based an original structure, the pipeline architecture. The principle is to place a cascade of N comparators along a transmission line on which propagates the up-converted analogue signal. The carrier frequency is used in this case as a sampling signal.Each comparator, made with a SQUID loop, produces one bit at the carrier frequency: it codes the input signal by generating or not an RSFQ pulse (respectively "1” or “0"), and passes the residue (attenuated signal) in the following comparator.Here, we present steps for the comparator optimisation and mask design.Besides simulation results, we present the measurements at 30GHz carrier frequency of the comparator designed at low critical temperature (LTS). Finally, we suggest other tools to develop the optimised low critical temperature converter and we proposed the concept of the comparator operating at high critical temperature (HTS).

Le domaine de l'instrumentation des capteurs est en constante évolution. Ce travail propose la conception des éléments clefs qui constituent les chaines d'instrumentations de capteurs d'aujourd'hui au travers de 3 applications concrètes. La première application est la mesure de vitesse et de position, par exemple dans un roulement. Nous présentons la conception et la réalisation d'un circuit analogique pour le conditionnement d'un capteur de type magnétorésistif. Ce capteur mesure le champ magnétique généré par les pôles magnétiques d'une roue codeuse. Le circuit est optimisé en bruit, en consommation et travaille sur une bande passante de plusieurs kHz. Pour compenser la dispersion des capteurs, le circuit permet des réglages d'offset et une calibration de gains. Il contient également une mémoire de type OTP (One Time Programmable Memory) qui sauvegarde les réglages associés au capteur. La deuxième application est la mesure de signaux de type EcoG afin d'interfacer le cerveau humain. Nous décrivons la conception et la réalisation d'un convertisseur Analogique/Numérique de type SAR. Il possède un convertisseur numérique analogique capacitif avec une capacité d'atténuation afin de réduire le nombre total de condensateur et ainsi la consommation. Le comparateur possède une entrée rail-to-rail et un système de préamplification avec auto zéro pour diminuer l'offset. Sa consommation est de 86µW pour une vitesse de 24Ks/S et 12bits de résolution. Enfin la troisième application est la mesure de pression stationnaire sur la voilure des avions afin d'en connaître les contraintes. Nous décrivons l'étude architecturale d'un convertisseur sigma-delta permettant d'atteindre une grande résolution pour des signaux de faible fréquence. Il sera de type incrémentale et répondra à des applications de type instrumentation de capteur. Sa résolution est de 16bits ENOB pour une fréquence maximale d'entrée de 100Hz et minimale de sortie d'1Ks/S. Le mode incrémental permettra d'obtenir une sortie en réponse à une requête de manière asynchrone. Une modélisation de chaque élément du système complet convertisseur plus capteur a été effectuée sous Matlab. L'étude de la partie filtrage numérique du convertisseur et l'optimisation de son implémentation numérique sont présentées. Cette étude architecturale complète aboutit au dimensionnement de chaque élément pour répondre au cahier des charges de l'application .

Les Convertisseurs Analogique-Numérique (CAN) à Bancs de Filtres Hybrides (BFH) sont de bons candidats pour répondre aux exigences des futurs systèmes de communication devant être versatile, intelligent et à large-bande. Cependant, les BFH montrent une grande sensibilité aux non-idéalités analogiques du banc d'analyse, de sorte que les CAN à BFH classiques ne seraient pas pratiquement utilisables à moins que ces erreurs ne soient corrigées. Les efforts, dans cette thèse, ont porté sur l'étude de ce problème afin de proposer des pistes de solutions. A cet égard, la conception des BFH est, d'abord, décrite sous la forme de matrice. Puis, en utilisant des circuits analogiques simplement réalisables ainsi que des Filtres numériques à Réponse Impulsionnelle Finie (RIF), les BFH sont conçus pour la conversion A/N. Selon la simulation des CAN à BFH, nous montrons que la sensibilité de ceux-ci aux erreurs analogiques est très élevée puisque la matrice d'analyse associée est mal-conditionnée, surtout dans le cas oµu le suréchantillonnage est utilisé. Pour estimer numériquement les imperfections des circuits analogiques, nous proposons l'utilisation de méthodes d'estimation aveugle, basées sur des statistiques de seconde-ordre ou d'ordre supérieur. Cependant, ces techniques semblent ne pas être applicables aux BFH classiques en raison du sous- échantillonnage inclus µa chaque branche du CAN à BFH. Ainsi, pour exploiter les techniques numériques pour la correction des imperfections analogiques des Filtres d'analyse, nous proposons de nouvelles structures µa Entrée-sortie Multiple (ESM). Dans ces structures, il n'existe plus aucune opération de sous-échantillonnage entre les entrée-sortie associées. Les simulations prouvent que les BFH µa ESM (à sous-bande et à multiplexage temporel) mènent non seulement à une meilleure résolution mais aussi µa une sensibilité moins élevée par rapport aux BFH classique. En conclusion, en utilisant les BFH à ESM, les méthodes aveugles telles que la déconvolution ou l'annulation du bruit peuvent être employées afin de réduire encore la sensibilité aux non-idéalités analogiques.

La chaîne de réception des téléphones mobiles de dernière génération utilisent au moins deux étages de transposition en fréquence avant d'effectuer la démodulation en quadrature. La transposition en fréquence augmente la complexité du système et engendre de nombreux problèmes tels que la limitation de l'échelle dynamique et l'introduction de bruit issu de l'oscillateur local. Il est alors nécessaire d'envisager une numérisation du signal le plus près possible de l'antenne. Cette dernière permet la conversion directe d'un signal analogique en un signal numérique à des fréquences intermédiaires. Elle simplifie ainsi la conception globale du système et limite les problèmes liés aux mélangeurs. Pour cela, des architectures moins conventionnelles doivent être développées, comme la conversion analogique-numérique utilisant la modulation Sigma-Delta à temps continu. La modélisation comportementale de ce convertisseur analogique-numérique, ainsi que la conception des principaux blocs ont donc été l'objet de cette thèse. L'application d'une méthodologie de conception avancée, permettant la simulation mixte des blocs fonctionnels à différents niveaux d'abstraction, a permis de valider aussi bien la conception des circuits que le système global de conversion. En utilisant une architecture à multiples boucles de retour avec un quantificateur multi-bit, le convertisseur Sigma-Delta passe bande à temps continu atteint un rapport signal sur bruit (SNR) d'environ 76 dB dans une large bande de 20MHz. / Wireless front-end receivers of last generation mobile devices operate at least two frequency translations before I/Q demodulation. Frequency translation increases the system complexity, introducing several problems associated with the mixers (dynamic range limitation, noise injection from the local oscillator, etc.). Herein, the position of the analog-to-digital interface in the receiver chain can play an important role. Moving the analog-to-digital converter (ADC) as near as possible to the antenna, permits to simplify the overall system design and to alleviate requirements associated with analog functions (filters, mixers). These currently requirements have led to a great effort in designing improved architectures as Continuous-Time Delta-Sigma ADCs. The behavioural modeling this converter, although the circuit design of the main blocks has been the subject of this thesis. The use of an advanced design methodology, allowing the mixed simulation at different levels of abstraction, allows to validate both the circuit design and the overall system conversion. Using a multi-feedback architecture associated with a multi-bit quantizer, the continuous-time Bandpass Delta-Sigma converter achieves a SNR of about 76 dB in a wide band of 20MHz.