Abstract Electronic devices are subjected to various usage environments, wherein stresses are induced to components and their interconnections. The level of stress affects the interval of failure occurrences. When the stress level and aging characteristics of sub-material parts are known, the failure occurrence can be predicted. However, the predictions are based on uncertainties and a practical method to help to assess the component interconnection reliability is needed. In this thesis a novel method to utilize the accelerated stress test data for the hazard rate estimates is introduced. The hazard rate expectations of the interconnection elements are presented as interconnection failures in time (i-FIT) figures that can be used as a part of the conventional product reliability estimates. The method utilizes second level reliability test results for a packaging type specific failure occurrence estimates. Furthermore, the results can be used as such in the component packaging reliability estimates. Moreover, a novel method to estimate the interconnection failures in terms of costs is presented. In this novel method the interconnection elements are dealt as cost elements. It is also shown that the costs of the interconnection failures could be very high, if the stress-strength characteristics of the interconnection system are wrongly chosen. The lead-free manufacturing has emphasized the thermal compatibility of the materials of the component, the solder and the Printed Wiring Board. Improper materials for Area Array components will result as excessive component warping during the reflow, as is shown in this thesis. A novel method for estimating the amount of component warping during the lead-free reflow is introduced. In this thesis, a method to predict the second level interconnection hazard rate is introduced. The method utilizes the second level reliability test data in the life time predictions of the component solder joints. The resulted hazard rates can be used as a part of product field performance estimates. Also, the effect of the process variation and the material properties on the lead-free solder joint reliability is introduced. / Tiivistelmä Elektronisen laitteen materiaalien yhteensopivuus ja käyttöympäristö määrittävät sen kokemat rasitukset. Laitteen komponentteihin tai niiden liitoksiin kohdistuvat rasitukset aiheuttavat lopulta laitteen vikaantumisen. Vikaantumisten taajuuteen vaikuttavat paitsi rasituksen taso ja tyyppi, myös laitteen materiaalien ominaisuudet. Todellinen vikaantumistaajuus perustuu kuitenkin muihinkin parametreihin, mistä johtuen vikaantumisennusteet voivat olla epätarkkoja. Tästä syystä käytännölliselle liitosten vikaantumisen arviointimenetelmälle on tarve. Tässä väitöskirjassa esitellään uusi komponenttien juotosliitosten arviointimenetelmä, jonka avulla voidaan muuntaa kiihdytetyn rasitustestauksen tulos vikaantumistaajuusarvioksi laitteen todellisessa käyttöympäristössä. Menelmässä hyödynnetään levytason rasitustestauksen tuloksia komponenttien kotelotyyppikohtaisiin vikaantumisennusteisiin. Menetelmää voidaan käyttää sellaisenaan arvioitaessa komponenttikoteloiden luotettavuutta todellisissa rasitus- tai tuoteympäristöissä. Väitöskirjassa esitellään myös uusi menetelmä vikaantuneiden liitosten kustannusten määrittämiseen, mikä auttaa myös uuden liitosteknologian kokonaiskustannusten arvioimisessa. Lisäksi väitöskirjatyössä osoitetaan, että liitosvikojen aiheuttamat kustannukset voivat olla erittäin korkeita, mikäli juotosliitoksiin kohdistuvat rasitukset ylittävät liitosten suunnitellun kestävyyden. Elektroniikan lyijyttömän valmistamisen myötä komponenttien, juotteen ja piirilevyn materiaalien yhteensopivuus korostuu. Väitöskirjatyössä osoitetaan, että yhteensopimattomien materiaalien käyttäminen komponenteissa voi johtaa komponentin liialliseen taipumaan kuumakonvektiojuottamisen aikana. Lisäksi esitellään menetelmä komponentin taipuman arvioimiseksi lämpötilan funktiona. Tässä väitöskirjassa esitellään uusi menetelmä, jolla voidaan arvioida komponenttien juotosliitosten vikaantumista ja vikaantumisen vaikutusta tuotteiden kokonaiskustannuksiin. Menetelmä perustuu kiihdytetyn rasitustestauksen tuloksiin, joita voidaan käyttää juotosliitosten vikaantumisten arvioimiseen tuotteen todellisissa käyttöolosuhteissa. Lisäksi väitöskirjatyössä on arvioitu juotosmateriaalin ja juotosaluemitoituksen vaikutusta juotosliitosten luotettavuuteen.

This thesis deals with the methodology of testing the wetting characteristics for different material and process effects in the double-plated base material. Testing is performed by wetting balance method. There is designed procedure to calculate the angles on each side of the non-homogeneous material. The Design of Experiments method is used to interpret the results, by using this method are also interpreted electrical and mechanical properties of solder joints. The correlation with wetting characteristics is discussed.

International Telemetering Conference Proceedings / October 28-31, 1996 / Town and Country Hotel and Convention Center, San Diego, California / Eutectic (63% tin-37% lead) or near-eutectic (40% tin-60% lead) tin-lead solder is widely used for creating electrical interconnections between the printed wiring board (PWB) and the components mounted on the board surface. For components mounted directly on the PWB mounting pads, that is, surface mounted components, the tin-lead solder also constitutes the mechanical interconnection. Eutectic solder has a melting point of 183°C (361°F). It is important to realize that its homologous temperature, defined as the temperature in degrees Kelvin over its melting point temperature (T(m)), also in degrees Kelvin, is defined as T/T(m). At room temperature (25°C = 298K), eutectic solder's homologous temperature is 0.65. It is widely acknowledged that materials having a homologous temperature ≥ 0.5 are readily subject to creep, and the solder joints of printed wiring assemblies are routinely exposed to temperatures above room temperature. Hence, solder joints tend to be subject to both thermal fatigue and creep. This can lead to premature failures during service conditions. The geometry, that is, the lead configuration, of the joints can also affect failure. Various geometries are better suited to withstand failure than others. The purpose of this paper is to explore solder joint failures of dual in-line (DIP) integrated circuit components, leadless ceramic chip carriers (LCCCs), and gull wing and J-lead surface mount components mounted on PWBs.