L'objet de ce mémoire est de présenter le travail effectué au cours de cette thèse qui était de caractériser électriquement et de modéliser le transport électrique de trois architectures de transistors MOS pour des filières 50nm et en deçà : CMOS Si à oxyde ultrafin, nMOS Si:C et pMOS SiGe. Afin d'étudier les effets de canaux courts sur ces dispositifs nous avons proposé et/ou optimisé plusieurs procédures d'extraction de paramètres ainsi que plusieurs modèles physiques analytiques décrivant le comportement des principaux paramètres électriques de ce type de transistors aux longueurs de grille décananométriques. Ainsi, une méthode expérimentale complète et un modèle pour la partition du courant de grille ont été validés pour les transistors à oxyde ultrafin. Une optimisation de la méthode Split C-V pour les canaux courts a été validée donnant de précieux renseignements sur la mobilité des transistors MOS ultracourts. Un modèle a été validé pour le bruit 1/f des transistors à canal enterré SiGe sub-0,1μm. Toutes ces méthodes nous ont permis de montrer que les transistors à oxyde ultrafins gardaient de très bonne propriétés de transport électrique jusqu'à 30nm de longueur de grille, que les nMOS Si:C était une alternative fiable au fort dopage canal pour contrôler les effets de canaux courts des nMOS sub-0,1μm et que les pMOS SiGe avaient un niveau de bruit 1/f plus faible en forte inversion même aux longueurs de grille décanamométriques