Les transistors rapides actuels présentent un retard lorsqu’ils fonctionnent à très hautes fréquences ou en régime transitoire rapide. Cet effet est appelé effet non quasi-statique (NQS). Dans cette thèse, l’effet NQS est analysé de manière concise de façon à être directement implanté dans les modèles de composant pour les bibliothèques de circuit en utilisant le langage standard VerilogA. Les mécanismes physiques à la base de l’effet NQS sont évalués dans le domaine de fonctionnement petit signal et les résultats sont comparés aux travaux déjà publiés. S’agissant du modèle standard bipolaire HICUM, les effets NQS latéraux et verticaux sont examinés séparément à partir du même modèle, en régime de fonctionnement transitoire et fréquentiel grâce à un sous-circuit dédié au calcul de la phase du signal. A partir de ce sous-circuit, la modélisation compacte avec HICUM est comparée aux données issues de mesures et issues de simulation amont. Enfin, un nouveau sous-circuit calculant l’excès de phase est proposé pour prendre mieux en compte les effets non quasi-statiques dans les transistors bipolaires. / Modern high speed (RF) transistors encounter certain delay while operated at high frequency or under fast transient condition. This effect is named as Non Quasi Static (NQS) effect. In the current work, NQS effect is analyzed in a concise manner so that it can be readily implemented in a compact model using the VerilogA description language. The basic physics behind this effect is investigated in small signal domain and the results are compared with the published work. In popular bipolar model HICUM lateral and vertical NQS are examined separately and uses the same model for both transient and AC operation which requires an additional minimum phase type sub circuit. Compact modeling with HICUM model is performed in both measurement and device simulated data. At last, an improved excess phase circuit is proposed to model the NQS effect.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

Un des marqueurs biophysique le plus prometteur pour la détection des accouchements prématurés (AP) est l'activité électrique de l'utérus, enregistrée sur l’abdomen des femmes enceintes, l’électrohystérogramme (EHG). Plusieurs outils de traitement du signal (linéaires, non linéaires) ont déjà été utilisés pour l'analyse de l'excitabilité et de la propagation de l’EHG, afin de différencier les contractions de grossesse, qui sont inefficaces, des contractions efficaces d’accouchement, qui pourraient provoquer un AP. Dans ces études nombreuses, les paramètres sont calculés sur des bases de données de signaux différentes, obtenus avec des protocoles d'enregistrement différents. Il est donc difficile de comparer les résultats afin de choisir les «meilleurs» paramètres pour la détection de l’AP. En outre, ce grand nombre de paramètres augmente la complexité de calcul dans un but de diagnostic. Par conséquent, l'objectif principal de cette thèse est de tester, sur une population de femmes donnée, quels outils de traitement du signal EHG permettent une discrimination entre les deux types de contractions (grossesse/accouchement). Dans ce but plusieurs méthodes de sélection de paramètres sont testées afin de sélectionner les paramètres les plus discriminants. La première méthode, développée dans cette thèse, est basée sur la mesure de la distance entre les histogrammes des paramètres pour les différentes classes (grossesse et accouchement) en utilisant la méthode « Jeffrey divergence (JD)». Les autres sont des méthodes de fouille de données existantes issues de la littérature. Les EHG ont été enregistrés en utilisant un système multivoies posé sur l'abdomen de la femme enceinte, pour l'enregistrement simultané de 16 voies d'EHG. Une approche monovariée (caractérisation d’une seule voie) et bivariée (couplage entre deux voies) sont utilisées dans notre travail. Utiliser toutes les voies, analyse monovariée, ou toutes les combinaisons de voies, analyse bivariée, conduit à une grande dimension des paramètres. Par conséquent, un autre objectif de notre thèse est la sélection des voies, ou des combinaisons de voies, qui fournissent l'information la plus utile pour distinguer entre les contractions de grossesse et d’accouchement. Cette étape de sélection de voie est suivie par la sélection des paramètres, sur les voies ou les combinaisons de voies sélectionnées. De plus, nous avons développé cette approche en utilisant des signaux monopolaires et bipolaires.Les résultats de ce travail nous permettent de mettre en évidence, lors du traitement de l’EHG, les paramètres et les voies qui donnent la meilleure discrimination entre les contractions de grossesse et celles d’accouchement. Ces résultats pourront ensuite être utilisés pour la détection des menaces d’accouchement prématuré. / One of the most promising biophysical markers of preterm labor is the electrical activity of the uterus, picked up on woman’s abdomen, the electrohysterogram (EHG). Several processing tools of the EHG signal (linear, nonlinear), allow the analysis of both excitability and propagation of the uterine electrical activity in order to differentiate between pregnancy contractions, which are ineffective, from labor effective contractions that might cause preterm birth. Therefore, on these multiple studies, the parameters being computed from different signal databases, obtained with different recording protocols, it is sometimes difficult to compare their results in order to choose the “best” parameter for preterm labor detection. Additionally, this large number of parameters increases the computational complexity for diagnostic purpose. Therefore, the main objective of this thesis is to select, among all the features of interest extracted from multiple studies, the most pertinent feature subsets in order to discriminate, on a given population, pregnancy and labor contractions. For this purpose, several methods for feature selection are tested. The first one, developed in this work, is based on the measurement of the Jeffrey divergence (JD) distance between the histograms of the parameters of the 2 classes, pregnancy and labor. The other are “Filter” and “Wrapper” Data Mining methods, extracted from the literature. In our work monovariate (in one given EHG channel) and bivariate analysis (propagation of EHG by measuring the coupling between channels) are used. The EHG signals are recorded using a multichannel system positioned on the woman’s abdomen for the simultaneous recording of 16 channels of EHG. Using all channels, for the monovariate, or all combinations of channels for the bivariate analysis, leads to a large dimension of parameters for each contraction. Therefore, another objective of our thesis is the selection of the best channels, for the monovariate, or best channel combinations, for the bivariate analysis, that provide the most useful information to discriminate between pregnancy and labor classes. This channel selection step is then followed by the feature selection for the channels or channel combinations selected. Additionally, we tested all our work using monopolar and bipolar signals.The results of this thesis permits us to evidence, when processing the EHG, which channels and features can be used with the best chance of success as inputs of a diagnosis system for discrimination between pregnancy and labor contractions. This could be further used for preterm labor diagnosis.

Les propriétés électriques et physiques de structures à faible dimensionalité ont été étudiées pour des applications dans des domaines divers comme l'électronique, les capteurs. La mesure du bruit bruit à basse fréquence est un outil très utile pour obtenir des informations relatives à la dynamique des porteurs, au piègeage des charges ou aux mécanismes de collision. Dans cette thèse, le transport électronique et le bruit basse fréquence mesurés dans des structures à faible dimensionnalité comme les dispositifs multi-grilles (FinFET, JLT...), les nanofils 3D en Si/SiGe, les nanotubes de carbone ou à base de graphène sont présentés. Pour les approches " top-down " et " bottom-up ", l'impact du bruit est analysé en fonction de la dimensionalité, du type de conduction (volume vs surface), de la contrainte mécanique et de la présence de jonction metalsemiconducteur.

Dans le but de développer un modèle compact spécifique aux transistors en couches minces (TFT) à base de silicium amorphe ou microcristallin, nous présentons dans ce manuscrit nos études sur l'optimisation des modèles compacts et des méthodes d'extraction des paramètres et, surtout, différents phénomènes présents dans la physique de ces TFTs. Nous proposons une méthode plus robuste d'extraction des paramètres, qui, différemment des méthodes conventionnelles, ne néglige pas la résistance d'accès, diminuant ainsi la subjectivité du procédé de l'extraction. La résistance d'accès dans les différentes structures a été analysée. Pour la structure top-gate coplanar, nous nous sommes focalisés sur des raisons géométriques pour montrer la dépendance de la résistance d'accès en tension de grille. Pour la structure bottom-gate staggered, nous avons introduit l'approche de transport-diffusion au modèle de current crowding, en prouvant la dépendance en tension de grille et en courant en raison de la diffusion des électrons. Le comportement dynamique a été étudié en couplant mesures expérimentales et simulations par éléments finis, en associant les capacités intrinsèques des TFTs avec le temps de retard d'allumage. Nous avons observé l'évolution temporelle du canal lors de sa création ou de sa disparition et nous avons ainsi proposé un modèle qui décrit sa propagation dans un TFT. Nous avons enfin étudié le phénomène de vieillissement des TFTs et nous avons mis en évidence la localisation de la dégradation et de la relaxation dans un TFT sous un stress électrique avec la tension de drain non-nulle.

Une des principales solutions technologiques liées à la réduction d'échelle de la technologie CMOS est aujourd'hui clairement orientée vers les transistors MOSFET faiblement dopés à multiples grilles. Ceux-ci proposent une meilleure immunité contre les effets canaux courts comparés aux transistors MOSFET bulk planaires (cf. ITRS 2011). Parmi les MOSFETs à multiples grilles, le transistor FinFET SOI est un candidat intéressant de par la similarité de son processus de fabrication avec la technologie des transistors planaires. En parallèle, il existe une réelle attente de la part des concepteurs et des fonderies à disposer de modèles compacts efficaces numériquement, précis et proches de la physique, insérés dans les " design tools " permettant alors d'étudier et d'élaborer des circuits ambitieux en technologie FinFET. Cette thèse porte sur l'élaboration d'un modèle compact orienté conception du transistor FinFET valide aux dimensions nanométriques. Ce modèle prend en compte les effets canaux courts, la modulation de longueur de canal, la dégradation de la mobilité, leseffets de mécanique quantique et les transcapacités. Une validation de ce modèle est réalisée par des comparaisons avec des simulations TCAD 3D. Le modèle compact est implémenté en langage Verilog-A afin de simuler des circuits innovants à base de transistors FinFET. Une modélisation niveau-porte est développée pour la simulation de circuits numériques complexes. Cette thèse présente également un modèle compact générique de transistors MOSFET SOI canaux long faiblement dopés à multiple grilles. La dépendance à la température est prise en compte. Selon un concept de transformation géométrique, notre modèle compact du transistor MOSFET double grille planaire est étendu pour s'appliquer à tout autre type de transistor MOSFET à multiple grille (MuGFET). Une validation expérimentale du modèle MuGFET sur un transistor triple grille est proposée. Cette thèse apporte enfin des solutions pour la modélisation des transistors MOSFET double grille sans jonction.

Les propriétés électriques et physiques de structures à faible dimensionalité ont été étudiées pour des applications dans des domaines divers comme l'électronique, les capteurs. La mesure du bruit bruit à basse fréquence est un outil très utile pour obtenir des informations relatives à la dynamique des porteurs, au piègeage des charges ou aux mécanismes de collision. Dans cette thèse, le transport électronique et le bruit basse fréquence mesurés dans des structures à faible dimensionnalité comme les dispositifs multi-grilles (FinFET, JLT...), les nanofils 3D en Si/SiGe, les nanotubes de carbone ou à base de graphène sont présentés. Pour les approches " top-down " et " bottom-up ", l'impact du bruit est analysé en fonction de la dimensionalité, du type de conduction (volume vs surface), de la contrainte mécanique et de la présence de jonction metal-semiconducteur.

Selon la feuille de route des industriels de la microélectronique (ITRS), la dimension critiqueminimum des MOSFET en 2026 ne devrait être que de 6 nm [1]. La miniaturisation du CMOS reposeessentiellement sur deux approches, à savoir la réduction des dimensions géométriques physiques etdes dimensions équivalentes. La réduction géométrique des dimensions conduit à la diminution desdimensions critiques selon la " loi " de Moore, qui définit les tendances de l'industrie dessemiconducteurs. Comme la taille des dispositifs est réduite de façon importante, davantage d'effortssont consentis pour maintenir les performances des composants en dépit des effets de canaux courts,des fluctuations induites par le nombre de dopants.... [2-4]. D'autre part, la réduction des dimensionséquivalentes devient de plus en plus importante de nos jours et de nouvelles solutions pour laminiaturisation reposant sur la conception et les procédés technologiques sont nécessaires. Pour cela,des solutions nouvelles sont nécessaires, en termes de matériaux, d'architectures de composants et detechnologies, afin d'atteindre les critères requis pour la faible consommation et les nouvellesfonctionnalités pour les composants futurs ("More than Moore" et "Beyond CMOS"). A titred'exemple, les transistors à film mince (TFT) sont des dispositifs prometteurs pour les circuitsélectroniques flexibles et transparents.

L'introduction du SiGe dans les pMOS (Bulk et FDSOI) exige un bon contrôle de la tension de seuil (VT). Ceci nécessite une extraction précise des paramètres électriques ainsi qu'une compréhension des effets électriques du Ge dans de tels dispositifs. Dans cette thèse, nous avons d'abord proposé des méthodes pour une identification précise des paramètres électriques du « gate stack »: VT, la tension de bande plate (VFB) et l'épaisseur équivalente d'oxyde (EOT). Ces méthodes ont été validées avec des simulations Poisson-Schrödinger (PS) et appliquées avec succès aux mesures. Dans un second temps, nous avons étudié les effets électriques du Ge sur les paramètres du « gate stack » des pMOS. La comparaison des caractérisations électriques (C-V) avec les simulations PS a montré un décalage supplémentaire du travail de sortie effectif qui croit avec le Ge. Des caractérisations STEM, EELS et SIMS ont prouvé que ce décalage est due à la présence de dipôles à l'interface SiGe/oxyde. / Maintaining good threshold voltage (VT) centering is a paramount challenge for CMOS technology. The SiGe introduction in bulk and FDSOI pFETs requires VT control for such devices. To this end, we have to extract accurately electrical parameters and to understand Ge integration effects in SiGe based pFETs. In this thesis, first, we have proposed extraction methods to determine VT, flat band voltage (VFB) and equivalent oxide thickness (EOT) parameters in bulk and FDSOI transistors. The extraction methods have been validated via Poisson-Schrodinger (PS) simulations and successfully applied to measurements. Second, we have highlighted and explained electric effects of Ge on pMOS gate stack parameters. Electrical characterizations compared with PS simulations have evidenced an additional effective work function increase, induced by Ge, related to interfacial dipoles. STEM, EELS and SIMS characterizations have demonstrated that dipoles are located at SiGe/IL interface.

Selon la feuille de route des industriels de la microélectronique (ITRS), la dimension critiqueminimum des MOSFET en 2026 ne devrait être que de 6 nm [1]. La miniaturisation du CMOS reposeessentiellement sur deux approches, à savoir la réduction des dimensions géométriques physiques etdes dimensions équivalentes. La réduction géométrique des dimensions conduit à la diminution desdimensions critiques selon la « loi » de Moore, qui définit les tendances de l’industrie dessemiconducteurs. Comme la taille des dispositifs est réduite de façon importante, davantage d’effortssont consentis pour maintenir les performances des composants en dépit des effets de canaux courts,des fluctuations induites par le nombre de dopants…. [2-4]. D’autre part, la réduction des dimensionséquivalentes devient de plus en plus importante de nos jours et de nouvelles solutions pour laminiaturisation reposant sur la conception et les procédés technologiques sont nécessaires. Pour cela,des solutions nouvelles sont nécessaires, en termes de matériaux, d’architectures de composants et detechnologies, afin d’atteindre les critères requis pour la faible consommation et les nouvellesfonctionnalités pour les composants futurs (“More than Moore” et “Beyond CMOS”). A titred’exemple, les transistors à film mince (TFT) sont des dispositifs prometteurs pour les circuitsélectroniques flexibles et transparents. / Novel advanced metal-oxide semiconductor (MOS) devices such as fully-depleted-silicon-on-insulator (FD-SOI) Tri-gate transistor, junctionless transistor, and amorphous-oxide-semiconductor thin film transistor were developed for continuing down-scaling trend and extending the functionality of CMOS technology, for example, the transparency and the flexibility. In this dissertation, the electrical characteristics and modeling of these advanced MOS devices are presented and they are analyzed. The sidewall mobility trends with temperature in multi-channel tri-gate MOSFET showed that the sidewall conduction is dominantly governed by surface roughness scattering. The degree of surface roughness scattering was evaluated with modified mobility degradation factor. With these extracted parameters, it was noted that the effect of surface roughness scattering can be higher in inversion-mode nanowire-like transistor than that of FinFET. The series resistance of multi-channel tri-gate MOSFET was also compared to planar device having same channel length and channel width of multi-channel device. The higher series resistance was observed in multi-channel tri-gate MOSFET. It was identified, through low temperature measurement and 2-D numerical simulation, that it could be attributed to the variation of doping concentration in the source/drain extension region in the device. The impact of channel width on back biasing effect in n-type tri-gate MOSFET on SOI material was also investigated. The suppressed back bias effects was shown in narrow device (Wtop_eff = 20 nm) due to higher control of front gate on overall channel, compared to the planar device (Wtop_eff = 170 nm). The variation of effective mobility in both devices was analyzed with different channel interface of the front channel and the back channel. In addition, 2-D numerical simulation of the the gate-to-channel capacitance and the effective mobility successfully reconstructed the experimental observation. The model for the effective mobility was inherited from two kinds of mobility degradations, i.e. different mobility attenuation along lateral and vertical directions of channel and additional mobility degradation in narrow device due to the effect of sidewall mobility. With comparison to inversion-mode (IM) transistors, the back bias effect on tri-gate junctionless transistors (JLTs) also has been investigated using experimental results and 2-D numerical simulations. Owing to the different conduction mechanisms, the planar JLT shows more sensitive variation on the performance by back biasing than that of planar IM transistors. However, the back biasing effect is significantly suppressed in nanowire-like JLTs, like in extremely narrow IM transistors, due to the small portion of bulk neutral channel and strong sidewall gate controls. Finally, the characterization method was comprehensively applied to a-InHfZnO (IHZO) thin film transistor (TFT). The series resistance and the variation of channel length were extracted from the transfer curve. And mobility values extracted with different methods such as split C-V method and modified Y-function were compared. The static characteristic evaluated as a function of temperature shows the degenerate behavior of a-IHZO TFT inversion layer. Using subthreshold slope and noise characteristics, the trap information in a-IHZO TFT was also obtained. Based on experimental results, a numerical model for a-IHZO TFT was proposed, including band-tail states conduction and interface traps. The simulated electrical characteristics were well-consistent to the experimental observations. For the practical applications of novel devices, the electrical characterization and proper modeling are essential. These attempts shown in the dissertation will provides physical understanding for conduction of these novel devices.