Ce travail présente une évaluation des performances des transistors à effet de champ à base de graphène (GFET) grâce à des simulations électriques des modèles compact dédiés à des applications à haute fréquence. Les transistors à base de graphène sont parmi les nouvelles technologies et sont des candidats prometteurs pour de futures applications à hautes performances dans le cadre du plan d’action « au-delà du transistor CMOS ». Dans ce contexte, cette thèse présente une évaluation complète des transistors à base de graphène tant au niveau du dispositif que du circuit grâce au développement de modèles compacts précis pour des GFETs, de l’analyse de la fiabilité, en étudiant les mécanismes critiques de dégradation des GFETs, et de la conception des architectures de circuits basés sur des GFETs.Dans cette thèse nous présentons, à l’aide de certaines notions bien particulières de la physique, un modèle compact grand signal des transistors FET à double grille à base de graphène monocouche. Ainsi, en y incluant une description précise des capacités de grille et de l’environnement électromagnétique (EM), ce travail étend également les aptitudes de ce modèle à la simulation RF. Sa précision est évaluée en le comparant à la fois avec un modèle numérique et avec des mesures de différentes technologies GFET. Par extension, un modèle grand signal pour les transistors FET à double grille à base de graphène bicouche est présenté. Ce modèle considère la modélisation de l’ouverture et de la modulation de la bande interdite (bandgap) dues à la polarisation de la grille. La polyvalence et l’applicabilité de ces modèles compacts des GFETs monocouches et bicouches ont été évalués en étudiant les GFETs avec des altérations structurelles.Les aptitudes du modèle compact sont encore étendues en incluant des lois de vieillissement qui décrivent le piégeage de charges et la génération d’états d’interface qui sont responsables de la dégradation induite par les contraintes de polarisation. Enfin, pour évaluer les aptitudes du modèle compact grand signal développé, il a été implémenté au niveau de différents circuits afin de prédire les performances par simulations. Les trois architectures de circuits utilisées étaient un amplificateur triple mode, un circuit amplificateur et une architecture de circuit « balun ». / This work presents an evaluation of the performances of graphene-based Field-Effect Transistors (GFETs) through electrical compact model simulation for high-frequency applications. Graphene-based transistors are one of the novel technologies and promising candidates for future high performance applications in the beyond CMOS roadmap. In that context, this thesis presents a comprehensive evaluation of graphene FETs at both device and circuit level through development of accurate compact models for GFETs, reliability analysis by studying critical degradation mechanisms of GFETs and design of GFET-based circuit architectures.In this thesis, an accurate physics-based large-signal compact model for dual-gate monolayer graphene FET is presented. This work also extends the model capabilities to RF simulation by including an accurate description of the gate capacitances and the electro-magnetic environment. The accuracy of the developed compact model is assessed by comparison with a numerical model and with measurements from different GFET technologies.In continuation, an accurate large-signal model for dual-gate bilayer GFETs is presented. As a key modeling feature, the opening and modulation of an energy bandgap through gate biasing is included to the model. The versatility and applicability of the monolayer and bilayer GFET compact models are assessed by studying GFETs with structural alterations.The compact model capabilities are further extended by including aging laws describing the charge trapping and the interface state generation responsible for bias-stress induced degradation.Lastly, the developed large-signal compact model has been used along with EM simulations at circuit level for further assessment of its capabilities in the prediction of the performances of three circuit architectures: a triple-mode amplifier, an amplifier circuit and a balun circuit architecture.

L'explosion des moyens de communication sans fil durant les quinze dernières années, ainsi que les services nécessitant des communications à haut débit ont conduit l'industrie du semiconducteur à s'intéresser de plus en plus au circuit intégré pour des applications analogiques radio-fréquences. Les dispositifs réalisés en technologie CMOS présentent aujourd'hui des performances les rendant intéressants pour la conception de circuits RF. Or, la plupart des modèles disponibles actuellement ne sont pas adaptés aux besoins des applications RF, et ne peuvent donc pas être utilisés tels quels pour la conception de tels circuits. Afin d'améliorer la connaissance et la modélisation du MOSFET pour ce type d'applications, nous avons développé, au cours de ces travaux de thèse, de nouvelles méthodes d'analyse de la partie extrinsèque du transistor MOS, basées sur la mesure de paramètres S, et sur une connaissance approfondie de la théorie du MOSFET et de sa technologie. Ces méthodes consistent à isoler les éléments extrinsèques pour les étudier et connaître leurs effets. Elles permettent une extraction et une modélisation rigoureuses de composantes telles que la résistance de grille ou le réseau substrat, dont l'influence au premier ordre sur le comportement RF du transistor a été mise en évidence. Elles ont également conduit à montrer l'existence d'effets haute fréquence de second ordre induits par ces éléments parasites du dispositif, et montrent l'évolution grandissante de leur impact, au fil des générations technologiques, sur les performances RF du composant.

L'ingénierie des systèmes mécatroniques nécessite la conception simultanée et pluri-disciplinaire des différents sous-systèmes mécanique, électronique et informatique. Dans ce contexte, ces travaux de thèse s'inscrivent dans le cadre d'un projet plus général portant sur la ``Conception Intégrée en Mécatronique Sûre de Fonctionnement''. Il s'agissait de développer des méthodes devant permettre et faciliter la collaboration entre personnes de spécialités différentes dans le but d'aboutir à un système sûr de fonctionnement sans fixer a priori de contraintes sur un élément du système en particulier. Dans la première partie, nous présentons donc un modèle de vieillissement du transistor MOSFET induit par le mécanisme des porteurs chauds. Nous détaillons ensuite l'étude du vieillissement de structures de bases de l'électronique analogique. Nous proposons une méthodologie de conception permettant de maximiser la durée de vie d'un circuit, donc des micro-capteurs, grâce à l'utilisation du modèle de vieillissement. Dans la deuxième partie, en prenant comme exemple un OTA Miller, nous montrons comment notre méthode permet de concevoir des structures complexes sûres de fonctionnement. Pour clore le manuscrit nous proposons une application originale de notre méthode de conception : un capteur de vieillissement de circuit intégré analogique CMOS.

Une des principales solutions technologiques liées à la réduction d'échelle de la technologie CMOS est aujourd'hui clairement orientée vers les transistors MOSFET faiblement dopés à multiples grilles. Ceux-ci proposent une meilleure immunité contre les effets canaux courts comparés aux transistors MOSFET bulk planaires (cf. ITRS 2011). Parmi les MOSFETs à multiples grilles, le transistor FinFET SOI est un candidat intéressant de par la similarité de son processus de fabrication avec la technologie des transistors planaires. En parallèle, il existe une réelle attente de la part des concepteurs et des fonderies à disposer de modèles compacts efficaces numériquement, précis et proches de la physique, insérés dans les " design tools " permettant alors d'étudier et d'élaborer des circuits ambitieux en technologie FinFET. Cette thèse porte sur l'élaboration d'un modèle compact orienté conception du transistor FinFET valide aux dimensions nanométriques. Ce modèle prend en compte les effets canaux courts, la modulation de longueur de canal, la dégradation de la mobilité, leseffets de mécanique quantique et les transcapacités. Une validation de ce modèle est réalisée par des comparaisons avec des simulations TCAD 3D. Le modèle compact est implémenté en langage Verilog-A afin de simuler des circuits innovants à base de transistors FinFET. Une modélisation niveau-porte est développée pour la simulation de circuits numériques complexes. Cette thèse présente également un modèle compact générique de transistors MOSFET SOI canaux long faiblement dopés à multiple grilles. La dépendance à la température est prise en compte. Selon un concept de transformation géométrique, notre modèle compact du transistor MOSFET double grille planaire est étendu pour s'appliquer à tout autre type de transistor MOSFET à multiple grille (MuGFET). Une validation expérimentale du modèle MuGFET sur un transistor triple grille est proposée. Cette thèse apporte enfin des solutions pour la modélisation des transistors MOSFET double grille sans jonction.

Au cours des dernières décennies, les circuits intégrés de puissance ont connu une croissance très importante. Aujourd'hui la régulation et distribution d'énergie électrique jouent un rôle crucial. La réduction constante des dimensions ainsi que le besoin en densité de puissance de plus en plus élevée ont mis en évidence la nécessité de structures toujours plus performantes. La technologie "smart power" a été développée pour satisfaire ces demandes. Cette technologie utilise les dispositifs DMOS, offrant de nouvelles solutions grâce à ses caractéristiques uniques forte tension et fort courant. Le fonctionnement de ces dispositifs est accompagné par l'apparition de nombreux phénomènes. Une bonne modélisation permet de rendre compte de ces phénomènes et prédire le comportement physique du transistor avant sa production. L'objectif de cette thèse était donc d'améliorer la modélisation et de mettre en place une méthode d'extraction de certains paramètres physiques liés au fonctionnement du MOS HV (High Voltage). Cette thèse a été principalement dédiée à la modélisation du phénomène de l'auto-échauffement et à la définition d'une méthode d'extraction des parasites RF dans les transistors MOS et, enfin, à la comparaison du macro-modèle utilisé par STMicroelectronics avec le modèle compact HiSIM_HV dédié au MOS HV. Pour cela, il était essentiel de mettre en place des nouvelles procédures de modélisation et d'extraction et de dessiner des structures de test spécifiques. Les résultats présentés dans cette thèse ont été validés par différentes comparaisons avec les mesures en technologies sur SOI et sur substrat massif.

Une des principales solutions technologiques liées à la réduction d’échelle de la technologie CMOS est aujourd’hui clairement orientée vers les transistors MOSFET faiblement dopés à multiples grilles. Ceux-ci proposent une meilleure immunité contre les effets canaux courts comparés aux transistors MOSFET bulk planaires (cf. ITRS 2011). Parmi les MOSFETs à multiples grilles, le transistor FinFET SOI est un candidat intéressant de par la similarité de son processus de fabrication avec la technologie des transistors planaires. En parallèle, il existe une réelle attente de la part des concepteurs et des fonderies à disposer de modèles compacts efficaces numériquement, précis et proches de la physique, insérés dans les « design tools » permettant alors d’étudier et d’élaborer des circuits ambitieux en technologie FinFET. Cette thèse porte sur l’élaboration d’un modèle compact orienté conception du transistor FinFET valide aux dimensions nanométriques. Ce modèle prend en compte les effets canaux courts, la modulation de longueur de canal, la dégradation de la mobilité, leseffets de mécanique quantique et les transcapacités. Une validation de ce modèle est réalisée par des comparaisons avec des simulations TCAD 3D. Le modèle compact est implémenté en langage Verilog-A afin de simuler des circuits innovants à base de transistors FinFET. Une modélisation niveau-porte est développée pour la simulation de circuits numériques complexes. Cette thèse présente également un modèle compact générique de transistors MOSFET SOI canaux long faiblement dopés à multiple grilles. La dépendance à la température est prise en compte. Selon un concept de transformation géométrique, notre modèle compact du transistor MOSFET double grille planaire est étendu pour s’appliquer à tout autre type de transistor MOSFET à multiple grille (MuGFET). Une validation expérimentale du modèle MuGFET sur un transistor triple grille est proposée. Cette thèse apporte enfin des solutions pour la modélisation des transistors MOSFET double grille sans jonction. / One of the main technological solutions related to downscaling of CMOS technology is now clearly oriented to lightly doped multigate MOSFETs. They offer better immunity against short channel effects compared to planar bulk MOSFETs (see ITRS 2011). Among the multigate MOSFETs, the SOI FinFET transistor is an interesting candidate because of the similarity of its manufacturing process with the planar transistor technology. In parallel, there is a real expectation on the part of designers and foundries to have compact models numerically efficient, accurate and close to the physics, and then inserted in to the design tools in order to study and develop ambitious circuits in FinFET technology. This thesis focuses on the development of a design-oriented compact model of FinFET transistor valid to nanoscale dimensions. This model takes into account the short channel effects, the channel length modulation, the mobility degradation, the quantum mechanic effects and the transcapacitances. A validation of this model is carried out by comparisons with 3DTCAD simulations. The compact model is implemented in Verilog-A to simulate innovative FinFET-based circuits. A gate-level modeling is developed for the simulation of complex digital circuits. This thesis also presents a generic compact modeling of multigate SOI MOSFETs with lightly doped channels and temperature dependent. According to a concept of geometric transformation, our compact model of the planar double-gate MOSFET is extended to be applied to any other type of multigate MOSFETs (MuGFET). An experimental validation of the MuGFET compact model with a triple gate transistor is proposed. This thesis finally brings solutions for the modeling of junction less double-gate MOSFET.

Le développement de la technologie CMOS a déclenché une révolution dans la production IC. Chaque nouvelle génération technologique, par la mise à l’échelle des dimensions, a entraîné une accélération de son fonctionnement et une réduction de sa consommation. Cependant, la miniaturisation sera contrainte par les limites physiques fondamentales régissant la commutation des dispositifs CMOS dès lors que la technologie atteint des dimensions inférieures à 10 nm. Les chercheurs veulent trouver d'autres moyens de dépasser ces limites physiques. La spintronique est l’un des concepts les plus prometteurs pour de nouvelles applications de circuits intégrés sans courant de charge. La STT-MRAM est l’une des technologies de mémoires fondée sur la spintronique qui entre avec succès en phase de production de masse. Les opérateurs logiques à base de spin, associés aux métiers, doivent être maintenant étudiés. Notre recherche porte sur le domaine des transistors à effet de champ de spin (spin-FET), l'un des dispositifs logiques fondamentaux à base de spin. Le mécanisme principal pour réaliser un spin-FET consiste à contrôler le spin des électrons, ce qui permet d'atteindre l'objectif de réduction de puissance. De plus, en tant que dispositifs à spin, les spin-FET peuvent facilement être combinés à des éléments de stockage magnétique, tels que la jonction tunnel magnétique (MTJ), pour développer une architecture à «logique non volatile» offrant des performances de hautes vitesses et de faible consommation. La thèse présentée ici consiste à développer un modèle compact de spin-FET et à explorer les possibilités de son application pour la conception logique et la simulation logique non volatile. Tout d'abord, nous avons proposé un modèle à géométrie non locale pour spin-FET afin de décrire les comportements des électrons, tels que l'injection et la détection de spin, le décalage de phase d'angle de spin induit par l'interaction spin-orbite. Nous avons programmé un modèle spin-FET non local à l'aide du langage Verilog-A et l'avons validé en comparant la simulation aux résultats expérimentaux. Afin de développer un modèle électrique pour la conception et la simulation de circuits, nous avons proposé un modèle de géométrie local pour spin-FET basé sur le modèle non-local spin-FET. Le modèle de spin-FET local étudié peut être utilisé pour la conception logique et la simulation transitoire à l'aide d'outil de conception de circuit. Deuxièmement, nous avons proposé un modèle spin-FET à plusieurs grilles en améliorant le modèle susmentionné. Afin d'améliorer les performances du spin-FET, nous avons mis en cascade le canal en utilisant une structure d'injection / détection de spin partagée. En concevant différentes longueurs de canal, le spin-FET à plusieurs grilles peut agir comme différentes portes logiques. Les performances de ces portes logiques sont analysées par rapport à la logique CMOS conventionnelle. En utilisant les portes logiques multi-grille à spin-FET, nous avons conçu et simulé un certain nombre de blocs logiques booléens. La fonctionnalité des blocs logiques est démontrée par le résultat de simulations transitoires à l'aide du modèle spin-FET à plusieurs grilles. Enfin, en combinant le modèle spin-FET et le modèle multi-grille spin-FET avec le modèle d'élément de stockage MTJ, les portes à «logique non volatile» sont proposées. Comme le seul signal de pur spin peut atteindre le côté détection du spin-FET, la MTJ reçoit un courant de pur spin pour le transfert de spin. Dans ce cas, la commutation de la MTJ peut être plus efficace par rapport à la structure conventionnelle MTJ / CMOS. La comparaison des performances entre la structure hybride MTJ / spin-FET et la structure hybride MTJ / CMOS est démontrée par un calcul de retard et de courant critique qui est dérivé de l'équation de Landau-Lifshitz-Gilbert (LLG). La simulation transitoire valide le fonctionnement de la logique non volatile basée sur MTJ / spin-FET. / The development of Complementary Metal Oxide Semiconductor (CMOS) technology drives the revolution of the integrate circuits (IC) production. Each new CMOS technology generation is aimed at the fast and low-power operation which mostly benefits from the scaling with its dimensions. However, the scaling will be influenced by some fundamental physical limits of device switching since the CMOS technology steps into sub-10 nm generation. Researchers want to find other ways for addressing the physical limitation problem. Spintronics is one of the most promising fields for the concept of non-charge-based new IC applications. The spin-transfer torque magnetic random access memory (STT-MRAM) is one of the successful spintronics-based memory devices which is coming into the volume production stage. The related spin-based logic devices still need to be investigated. Our research is on the field of the spin field effect transistors (spin-FET), one of the fundamental spin-based logic devices. The main mechanism for realizing a spin-FET is controlling the spin of the electrons which can achieve the objective of power reduction. Moreover, as spin-based devices, the spin-FET can easily combine with spin-based storage elements such as magnetic tunnel junction (MTJ) to construct the “non-volatile logic” architecture with high-speed and low-power performance. Our focus in this thesis is to develop the compact model for spin-FET and to explore its application on logic design and non-volatile logic simulation. Firstly, we proposed the non-local geometry model for spin-FET to describe the behaviors of the electrons such as spin injection and detection, the spin angle phase shift induced by spin-orbit interaction. We programmed the non-local spin-FET model using Verilog-A language and validated it by comparing the simulation with the experimental result. In order to develop an electrical model for circuit design and simulation, we proposed the local geometry model for spin-FET based on the non-local spin-FET model. The investigated local spin-FET model can be used for logic design and transient simulation on the circuit design tool. Secondly, we proposed the multi-gate spin-FET model by improving the aforementioned model. In order to enhance the performance of the spin-FET, we cascaded the channel using a shared spin injection/detection structure. By designing different channel length, the multi-gate spin-FET can act as different logic gates. The performance of these logic gates is analyzed comparing with the conventional CMOS logic. Using the multi-gate spin-FET-based logic gates, we designed and simulated a number of the Boolean logic block. The logic block is demonstrated by the transient simulation result using the multi-gate spin-FET model. Finally, combing the spin-FET model and multi-gate spin-FET model with the storage element MTJ model, the “non-volatile logic” gates are proposed. Since the only pure spin signal can reach to the detection side of the spin-FET, the MTJ receives pure spin current for the spin transfer. In this case, the switching of the MTJ can be more effective compared with the conventional MTJ/CMOS structure. The performance comparison between hybrid MTJ/spin-FET structure and hybrid MTJ/CMOS structure are demonstrated by delay and critical current calculation which are derived from Landau-Lifshitz-Gilbert (LLG) equation. The transient simulation verifies the function of the MTJ/spin-FET based non-volatile logic.

Les mémoires non-volatiles (MNV) sont l'objet d'un effort de recherche croissant du fait de leur capacité à limiter la consommation statique, qui obère habituellement la réduction des dimensions dans la technologie CMOS. Dans ce contexte, cette thèse aborde plus spécifiquement deux technologies de mémoires non volatiles : d'une part les jonctions tunnel ferroélectriques (JTF), dispositif non volatil émergent, et d'autre part les dispositifs à transfert de spin (TS) assisté par effet Hall de spin (EHS), approche alternative proposée récemment pour écrire les jonctions tunnel magnétiques (JTM). Mon objectif est de développer des modèles compacts pour ces deux technologies et d'explorer, par simulation, leur intégration dans les circuits non-volatiles.J'ai d'abord étudié les modèles physiques qui décrivent les comportements électriques des JTF : la résistance tunnel, la dynamique de la commutation ferroélectrique et leur comportement memristif. La précision de ces modèles physiques est validée par leur bonne adéquation avec les résultats expérimentaux. Afin de proposer un modèle compatible avec les simulateurs électriques standards, nous j'ai développé les modèles physiques mentionnés ci-dessus en langue Verilog-A, puis je les ai intégrés ensemble. Le modèle électrique que j'ai conçu peut être exploité sur la plate-forme Cadence (un outil standard pour la simulation de circuit). Il reproduit fidèlement les comportements de JTF. Ensuite, en utilisant ce modèle de JTF et le design-kit CMOS de STMicroelectronics, j'ai conçu et simulé trois types de circuits: i) une mémoire vive (RAM) basée sur les JTF, ii) deux systèmes neuromorphiques basés sur les JTF, l'un qui émule la règle d'apprentissage de la plasticité synaptique basée sur le décalage temporel des impulsions neuronale (STDP), l'autre mettant en œuvre l'apprentissage supervisé de fonctions logiques, iii) un bloc logique booléen basé sur les JTF, y compris la démonstration des fonctions logiques NAND et NOR. L'influence des paramètres de la JTF sur les performances de ces circuits a été analysée par simulation. Finalement, nous avons modélisé la dynamique de renversement de l'aimantation dans les dispositifs à anisotropie perpendiculaire à transfert de spin assisté par effet Hall de spin dans un JTM à trois terminaux. Dans ce schéma, deux courants d'écriture sont appliqués pour générer l'EHS et le TS. La simulation numérique basée sur l'équation de Landau-Lifshitz-Gilbert (LLG) démontre que le délai d'incubation de TS peut être éliminé par un fort EHS, conduisant à la commutation ultra-rapide de l'aimantation, sans pour autant requérir une augmentation excessive du TS. Nous avons appliqué cette nouvelle méthode d'écriture à la conception d'une bascule magnétique et d'un additionneur 1 bit magnétique. Les performances des circuits magnétiques assistés par l'EHS ont été comparés à ceux écrits par transfert de spin, par simulation et par une analyse fondée sur le modèle théorique. / Non-volatile memory (NVM) devices have been attracting intensive research interest since they promise to solve the increasing static power issue caused by CMOS technology scaling. This thesis focuses on two fields related to NVM: the one is the ferroelectric tunnel junction (FTJ), which is a recent emerging NVM device. The other is the spin-Hall-assisted spin-transfer torque (STT), which is a recent proposed write approach for the magnetic tunnel junction (MTJ). Our objective is to develop the compact models for these two technologies and to explore their application in the non-volatile circuits through simulation.First, we investigated physical models describing the electrical behaviors of the FTJ such as tunneling resistance, dynamic ferroelectric switching and memristive response. The accuracy of these physical models is validated by a good agreement with experimental results. In order to develop an electrical model available for the circuit simulation, we programmed the aforementioned physical models with Verilog-A language and integrated them together. The developed electrical model can run on Cadence platform (a standard circuit simulation tool) and faithfully reproduce the behaviors of the FTJ.Then, using the developed FTJ model and STMicroelectronics CMOS design kit, we designed and simulated three types of circuits: i) FTJ-based random access memory (FTRAM), ii) two FTJ-based neuromorphic systems, one of which emulates spike-timing dependent plasticity (STDP) learning rule, the other implements supervised learning of logic functions, iii) FTJ-based Boolean logic block, by which NAND and NOR logic are demonstrated. The influences of the FTJ parameters on the performance of these circuits were analyzed based on simulation results.Finally, we focused on the reversal of the perpendicular magnetization driven by spin-Hall-assisted STT in a three-terminal MTJ. In this scheme, two write currents are applied to generate spin-Hall effect (SHE) and STT. Numerical simulation based on Landau-Lifshitz-Gilbert (LLG) equation demonstrates that the incubation delay of the STT can be eliminated by the strong SHE, resulting in ultrafast magnetization switching without the need to strengthen the STT. We applied this novel write approach to the design of the magnetic flip-flop and full-adder. Performance comparison between the spin-Hall-assisted and the conventional STT magnetic circuits were discussed based on simulation results and theoretical models.

La jonction tunnel magnétique (JTM) commutée par la couple de transfert de spin (STT) a été considérée comme un candidat prometteur pour la prochaine génération de mémoires non-volatiles et de circuits logiques, car elle fournit une solution pour surmonter le goulet d'étranglement de l'augmentation de puissance statique causée par la mise à l'échelle de la technologie CMOS. Cependant, sa commercialisation est limitée par la fiabilité faible, qui se détériore gravement avec la réduction de la taille du dispositif. Cette thèse porte sur l'étude de la fiabilité des circuits basés sur JTM. Tout d'abord, un modèle compact de JTM incluant les problèmes principaux de fiabilité est proposé et validé par la comparaison avec des données expérimentales. Sur la base de ce modèle précis, la fiabilité des circuits typiques est analysée et une méthodologie d'optimisation de la fiabilité est proposée. Enfin, le comportement de commutation stochastique est utilisé dans certaines nouvelles conceptions d'applications classiques. / Spin transfer torque magnetic tunnel junction (STT-MTJ) has been considered as a promising candidate for next generation of non-volatile memories and logic circuits, because it provides a perfect solution to overcome the bottleneck of increasing static power caused by CMOS technology scaling. However, its commercialization is limited by the poor reliability, which deteriorates severely with device scaling down. This thesis focuses on the reliability investigation of MTJ based non-volatile circuits. Firstly, a compact model of MTJ including main reliability issues is proposed and validated by the comparison with experimental data. Based on this accurate model, the reliability of typical circuits is analyzed and reliability optimization methodology is proposed. Finally, the stochastic switching behavior is utilized in some new designs of conventional applications.

Les technologies de transistors bipolaires à hétérojonctions (HBT) ont montré leur efficacité pour permettre aux circuits de traiter les grands signaux au delà de 100Gbit/s pour les réseaux optiques Ethernet. Pour assurer ce résultat, une bonne fiabilité doit être garantie. Des tests de vieillissements accélérés sous contraintes thermiques et électrothermiques sont réalisés et analysés avec les outils de simulation physique Sentaurus TCAD afin d’obtenir les lois de vieillissement physiques. Le modèle compact HICUM niveau 2, basé sur la physique, est utilisé pour modéliser précisément le composant avant vieillissement, puis pour ajuster les caractéristiques intermédiaires pendant le vieillissement. L’évolution des paramètres du modèle est décrit avec des équations appropriées pour obtenir un modèle électrique compact du vieillissement basé sur la physique. Les lois de vieillissement et les équations d’évolutions des paramètres avec le temps de contrainte sont implantées dans le modèle électrique de vieillissement en langage Verilog-A, ce qui permet de simuler l’impact des mécanismes de défaillances sur le circuit en conditions opérationnelles. / Modern InP Heterojunction Bipolar Transistors (HBT) technology has shown its efficiency for making large signal ICs working above 100 Gbits/s for Ethernet optical transport network. To full-fill this expectation, a good reliability has to be assured. Accelerated aging tests under thermal and electro-thermal stress conditions are performed and analyzed with Sentaurus TCAD device simulation tools to achieve the physical aging laws. The physics based advanced bipolar compact model HICUM Level 2 is used for precise modeling of the devices before aging. The HICUM parameters are extracted to fit the intermediate characterizations during aging. The evolution of the model parameters is described with suitable equations to achieve a physics based compact electrical aging model. The aging laws and the parameter evolution equations with stress time are implemented in compact electrical aging model in Verilog-A languages which allows us to simulate the impact of device failure mechanisms on the circuit in operating conditions.