In today's semiconductor-based computer and communication technology, system performance is determined primarily by two factors, namely on-chip and off-chip operating frequency. In this dissertation, time-domain measurement-based methods that enable gigabit data transmission in both the IC and package have been proposed using Time-Domain Reflectometry (TDR) equipment. For the evaluation of the time-domain measurement-based method, a wafer level package test vehicle was designed, fabricated and characterized using the proposed measurement-based methods. Electrical issues associated with gigabit data transmission using the wafer-level package test vehicle were investigated. The test vehicle consisted of two board transmission lines, one silicon transmission line, and solder bumps with 50um diameter and 100um pitch. In this dissertation, 1) the frequency-dependent characteristic impedance and propagation constant of the transmission lines were extracted from TDR measurements. 2) Non-physical RLGC models for transmission lines were developed from the transient behavior for the simulation of the extracted characteristic impedance and propagation constant. 3) the solder bumps with 50um diameter and 100um pitch were analytically modeled. Then, the effect of the assembled wafer-level package, silicon substrate and board material, and material interfaces on gigabit data transmission were discussed using the wafer-level package test vehicle. Finally, design recommendations for the wafer-level package on integrated board were proposed for gigabit data transmission in both the IC and package.

Im Rahmen der vorliegenden Dissertation zum Thema „Through-Silicon Vias in SiGe BiCMOS and Interposer Technologies for Sub-THz Applications“ wurde auf Basis einer 130 nm SiGe BiCMOS Technologie ein Through-Silicon Via (TSV) Technologiemodul zur Herstellung elektrischer Durchkontaktierungen für die Anwendung im Millimeterwellen und Sub-THz Frequenzbereich entwickelt. TSVs wurden mittels elektromagnetischer Simulationen modelliert und in Bezug auf ihre elektrischen Eigenschaften bis in den sub-THz Bereich bis zu 300 GHz optimiert. Es wurden die Wechselwirkungen zwischen Modellierung, Fertigungstechnologie und den elektrischen Eigenschaften untersucht. Besonderes Augenmerk wurde auf die technologischen Einflussfaktoren gelegt. Daraus schlussfolgernd wurde das TSV Technologiemodul entwickelt und in eine SiGe BiCMOS Technologie integriert. Hierzu wurde eine Via-Middle Integration gewählt, welche eine Freilegung der TSVs von der Wafer Rückseite erfordert. Durch die geringe Waferdicke von ca. 75 μm wird einen Carrier Wafer Handling Prozess verwendet. Dieser Prozess wurde unter der Randbedingung entwickelt, dass eine nachfolgende Bearbeitung der Wafer innerhalb der BiCMOS Pilotlinie erfolgen kann. Die Rückseitenbearbeitung zielt darauf ab, einen Redistribution Layer auf der Rückseite der BiCMOS Wafer zu realisieren. Hierzu wurde ein Prozess entwickelt, um gleichzeitig verschiedene TSV Strukturen mit variablen Geometrien zu realisieren und damit eine hohe TSV Design Flexibilität zu gewährleisten. Die TSV Strukturen wurden von DC bis über 300 GHz charakterisiert und die elektrischen Eigenschaften extrahiert. Dabei wurde gezeigt, dass TSV Verbindungen mit sehr geringer Dämpfung <1 dB bis 300 GHz realisierbar sind und somit ausgezeichnete Hochfrequenzeigenschaften aufweisen. Zuletzt wurden vielfältige Anwendungen wie das Grounding von Hochfrequenzschaltkreisen, Interposer mit Waveguides und 300 GHz Antennen dargestellt. Das Potential für Millimeterwellen Packaging und 3D Integration wurde evaluiert. TSV Technologien sind heutzutage in vielen Anwendungen z.B. im Bereich der Systemintegration von Digitalschaltkreisen und der Spannungsversorgung von integrierten Schaltkreisen etabliert. Im Rahmen dieser Arbeit wurde der Einsatz von TSVs für Millimeterwellen und dem sub-THz Frequenzbereich untersucht und die Anwendung für den sub-THz Bereich bis 300 GHz demonstriert. Dadurch werden neue Möglichkeiten der Systemintegration und des Packaging von Höchstfrequenzsystemen geschaffen.:Bibliographische Beschreibung List of symbols and abbreviations Acknowledgement 1. Introduction 2. FEM Modeling of BiCMOS & Interposer Through-Silicon Vias 3. Fabrication of BiCMOS & Silicon Interposer with TSVs 4. Characterization of BiCMOS Embedded Through-Silicon Vias 5. Applications 6. Conclusion and Future Work 7. Appendix 8. Publications & Patents 9. Bibliography 10. List of Figures and Tables

Ce travail de thèse vise la définition et la mise au point de technologies pour l'empilement depuces microélectroniques dans un polymère et connectées électriquement par des viastraversants. Il explore deux voies : l’une de caractère industriel, utilisant une résine époxychargée en billes de silice E2517, l'autre, plus exploratoire, est basée sur l'utilisation de laSU8.Nous avons travaillé sur la mise au point des différentes étapes permettant d'empiler 4niveaux de puces amincies à 80 microns (enrobées) et empilées sur des épaisseurs de l'ordredu millimètre. Le problème du perçage des vias a été abordé et étudié à travers la mise aupoint de procédés d'usinage au laser des résines de type industriel. La métallisation encouches minces de ces trous de facteur de forme élevée (20) a été menée de sorte à atteindredes valeurs de résistance d'accès les plus faibles possibles.Un comparatif des deux voies utilisant la SU8 et la résine E2517 a été effectué et ses résultatscommentés en termes de faisabilité techniques et ses projections dans le domaine industriel.Des tests de fiabilité thermomécaniques ont été menés de concert avec une modélisation paréléments fini afin de valider les résultats des expérimentations réalisées dans le cadre de cetteétude / The subject of this thesis is the definition and development of TPV (Through Polymer Via)technology to stacking chips. The principal objective is to increase the potentialities of thevertical staking (complex IC; multiple I/O...) of Si chips without loss of performance or yield.The technique used consists to surround the IC chips by using particular resin and to fill (withmetallic films) the vertical holes drilled in this material. It explores two ways: one of anindustrial character, using an epoxy resin filled with silica beads E2517, other, moreexploratory, is based on the use of SU8.We worked on the development of different stages to stack four levels of chips thinned to 80microns (coated) and stacked on the thickness of one millimeter. The problem of drilling viashas been discussed and studied through the development of laser drilling processes ofindustrial resins. The thin-film metallization of the holes of high aspect ratio (20) wasconducted in order to reach values of access resistance as low as possible.A comparison of the two channels using SU8 resin and E2517 was carried out and the resultsdiscussed in terms of technical feasibility and its projections in the industrial field.Thermomechanical reliability tests were conducted in conjuction with finite element modelingto validate the results of experiments conducted in this study.

A low-cost, low-temperature packaging concept is proposed for localized sealing and control of the ambient of a device cavity appropriate for Radio-Frequency (RF) Micro- Electro-Mechanical (MEMS) devices, such as resonators and switches. These devices require application specific packaging to facilitate their integration, provide protection from the environment, and control interactions with other circuitry. In order to integrate these devices into standard integrated circuit (IC) process flows and minimize damage due to post-fabrication steps, packaging is performed at the wafer level. In this work Indium and Silver are used to seal a monolithic localized hermetic pack- age. The cavity protecting the device is formed using standard lithography-based processing techniques. Metal walls are built up from the substrate and encapsulated by a glass or silicon lid to create a monolithic micro-hermetic package surrounding a predefined RF microsystem. The bond for the seal is then formed by rapid alloying of Indium and Silver using a temperature greater than that of the melting point of Indium. This ensures that the seal formed can subsequently function at temperatures higher than the melting temperature of pure Indium. This method offers a low-temperature bonding technique with thermal robustness suitable for wafer-level process integration. The ultimate goal is to create a seal in a vacuum environment. In this dissertation, design trade-offs made in wafer-level packaging are explained using thermo-mechanical stress and electrical performance simulations. Prototype passive microwave circuits are packaged using the developed packaging process and the performance of the fabricated circuits before and after packaging is analyzed. The effect of the package on coplanar waveguide structures are characterized by measuring scattering parameters and models are developed as a design tool for wafer-level package integration. The small scale of the localized package is expected to provide greater reliability over conventional full chip packages. / Ph. D.

La protection de nombreux capteurs de pression en milieux hostiles se résume souvent en un boitier métallique hermétique rempli d’huile enveloppant la puce. La pression agit alors sur une membrane métallique qui agit sur la puce par l’intermédiaire de l’huile jugée incompressible. Cette encapsulation présente des difficultés de réalisation non négligeables et surtout une limitation des capteurs en température. Les travaux réalisés au cours de cette thèse concernent une encapsulation au niveau wafer du capteur de pression. L’idée principale est d’intégrer la protection de la puce dans le processus de fabrication sur wafer. L’intérêt est alors d’obtenir une protection réalisée de manière collective, réduisant ainsi drastiquement les coûts de production. De plus, une encapsulation au niveau wafer offre la possibilité de réduire considérablement les dimensions du capteur tout en le gardant résistant. La suppression d’éléments intermédiaires telle que l’huile entre la pression et la puce en elle même permet enfin d’espérer des applications possibles à température plus élevée. Une fois l’encapsulation réalisée au niveau wafer, il est nécessaire de réaliser le packaging de premier niveau. Le packaging de premier niveau offre un support à la puce, ce qui la rend manipulable et testable, tant par ses dimensions que par la présence de connexions électriques. L’assemblage au niveau wafer et de premier niveau constituent donc les deux niveaux de packaging qui peuvent avoir une influence directe sur le comportement de la puce.Au niveau de l’encapsulation de niveau wafer, trois techniques d’assemblage (wafer bonding) ont été analysées : le scellement anodique, le scellement eutectique et le scellement direct. Le scellement anodique est la technique la plus éprouvée pour assembler un wafer de verre sur un wafer de silicium. Le scellement eutectique représente une technique moins commune mais offrant l’intérêt d’utiliser deux wafers silicium, limitant la différence de dilatation thermique entre les deux wafers et permettant d’usiner plus facilement le wafer d’encapsulation. Enfin la technique du direct bonding donne l’opportunité d’éviter d’utiliser une couche intermédiaire métallique entre les deux wafers, à condition d’avoir deux surfaces à assembler très propres et de très bonne qualité. La technique de soudure anodique a permis de livrer les capteurs qui ont pu confirmer l’intérêt des capteurs WLP pour des applications hautes températures. Les techniques silicium-silicium ont été évaluées mais n’ont pas donné lieu à des capteurs WLP testables.Au niveau de l’encapsulation de niveau un, la technique de Flip-Chip à été utilisée pour reporter la puce sur son support. Cette technique consiste à retourner la puce et l’assembler par thermocompression. Les plots de connexions de la puce pour cet assemblage ont pu être réalisés par ball bumping. Des cycles en température (-55°C à +125°C ou 150°C) ont pu être réalisés sur les puces scellées par scellement anodique. L’erreur totale en précision de ces capteurs WLP est du même ordre que les capteurs Auxitrol actuels avec une compensation numérique. Le principal atout des capteurs WLP est une non-linéarité de l’offset en température divisée par deux. Cette caractéristique est importante dans le cas où l’on utilise une compensation analogique qui peut résister à des températures plus élevées que la compensation numérique. Les capteurs WLP offre donc l’opportunité d’avoir des applications au-delà de 200°C, chose alors jusqu’alors prohibée par l’utilisation de l’huile / Protection of most of the pressure sensors working in harsh environment consist in oil filled metallic unit including the sensor die. In that case, pressure is applied on a metallic membrane moving the silicon membrane of the die across an incompressible fluid. The main drawbacks of the standard encapsulation are a complex fabrication process and most of all a sensor limitation in high temperatures. The topic of this PhD thesis is about wafer-level packaging (WLP) of the pressure sensor. The main idea is to integrate the die protection in the fabrication process at wafer level. Advantage is to obtain a collective protection fabrication reducing production costs. Moreover, a wafer-level encapsulation allows a possible reduction of sensor dimensions keeping it reliable. Removing intermediary elements allows also high temperature applications. Once encapsulation realised on the wafer, it is necessary to build the first-level packaging. First-level packaging makes the die usable in terms of electrical connection and dimensions. Wafer and first-levels are both packaging levels with important impact on the die behaviour.At wafer-level packaging, three wafer bonding technologies have been investigated: anodic bonding, Au-Si eutectic bonding and direct bonding. Anodic bonding is the most known technology to assemble a glass wafer with a silicon wafer. Eutectic bonding represents a promising technique to bond two silicon wafers allowing less CTE mismatch between wafers material and an easier micromachining of silicon instead of glass material. Direct bonding is also interesting to bond two silicon wafers, without using intermediary metallic layer but needing really clean surfaces to assemble. Anodic bonding process gave us the opportunity to deliver WLP sensors showing interest for high temperature applications. Silicon-Silicon technologies have been evaluated but did not give representative WLP sensors.At first-level packaging, the Flip-chip technology have been used for die attach. This technique consists in flipping the die and making the die attach by thermocompression with stud bumps on the die connection pads.Temperature cycling (-55°C to +125°C or more) have been realised on anodic WLP sensors. Accuracy total error of these WLP sensors is in the same order than standard Auxitrol sensors with digital compensation. the main advantage of the WLP sensors is a offset non-linearity in temperature divided by two. This characteristic is important in the case of analogical compensation that can resist to higher temperatures than digital compensation elements. In definitive, WLP sensors offer a good opportunity to have application over 200°C, prohibited at present with the presence of oil for standard Auxitrol sensor

Les micro-dispositifs comportant des structures libérées et mobiles sont d’une part très sensibles aux variations de leur environnement de travail, et d’autre part très fragiles mécaniquement. L’étape de découpe du substrat en plusieurs puces est extrêmement agressive et peut entrainer la destruction totale des micro-dispositifs. L’encapsulation avant la découpe va alors prémunir les micro-composants lors de cette étape critique et continuer à garantir leur bon fonctionnement tout au long de leur utilisation en conservant la stabilité et la fiabilité de leur performance. Le conditionnement doit en outre interfacer les micro-dispositifs encapsulés avec le monde macroscopique en vue de leur utilisation. De nombreux procédés de fabrication ont déjà été développés pour l’élaboration d’un conditionnement. C’est le cas de l’encapsulation puce par puce, substrat - substrat, par couche sacrificielle par exemple. Ils sont toutefois très contraignants (encombrement, compatibilité, coût, …). Nous avons étudié, au cours de cette thèse, un procédé innovant de conditionnement hermétique par transfert de film utilisant une couche à adhésion contrôlée. Cette technologie consiste à élaborer des capots protecteurs sur le substrat moule puis à les reporter collectivement pour encapsuler les micro-dispositifs. Ce procédé est totalement compatible avec un interfaçage électrique de composant qui traverse les cordons de scellement ou le capot. Ce procédé nécessite la maîtrise de la croissance de divers films (C, CxFy, Ni, AlN, parylène, BCB, Au-In) et permet d’obtenir des boitiers étanches, hermétiques et robustes qui devraient très rapidement pouvoir être utilisés pour le conditionnement de MEMS. / Micro-devices which are composed of free standing or mobile structures are very sensitive to the working condition and mechanically very fragile. The saw dicing steps is very aggressive and it can destroy the micro-devices. Packaging will prevent the micro devices from any damage during this critical step and also take care of it all along its life by controlling its performance stability and reliability. Moreover, the suited devices use needs a connection to the macroscopic word through the packaging. Many packaging process flow has already developed such as pick and place, wafer to wafer, thin film packaging with a sacrificial layer. Nevertheless, they have got many drawbacks (footprint, process compatibility, cost …). We have developed an attractive wafer level hermetic packaging process by film transfer technology during this these. It relies on a transferred molded film cap from a carrier wafer to the donor wafer. Electrical path can be done through the cap or the bonding ring. Cap manufacturing need a high layer growth skill for example in C, CxFy, Ni, AlN, parylène, BCB, Au-In films to make robust, hermetic encapsulation which should be soon used for MEMS packaging.

In der vorliegenden Arbeit wird ein neues Verfahren zur Dünnschichtverkappung von oberflächennahen Mikrostrukturen vorgestellt. Ausgehend von den speziellen Anforderungen an die Verkappung oberflächennaher Mikrostrukturen, insbesondere von Strukturen mit hohem Aspektverhältnis, wurden die Verwendung eines Fluor-Kohlenstoff-Polymers als Opferschichtmaterial und die Eignung unterschiedlicher Schichtstapel zur Realisierung der Dünnschichtkappe untersucht. Die resultierende Technologie ermöglicht eine durchgehend trockenchemische Prozessierung. Für die Abschätzung der notwendigen Schichtdicken und den geometrischen Entwurf der Kappenstrukturen, wurden auf Basis der Plattentheorie analytische und numerische Modelle erstellt. Verschiedene Materialkombinationen bestehend aus Siliziumoxid, Siliziumnitrid und Aluminium wurden hinsichtlich ihrer mechanischen und thermomechanischen Eigenschaften untersucht und bewertet. Ein weiterer Schwerpunkt lag auf der Entwicklung und Optimierung der Opferschichtprozesse, sowie deren Integration in die Gesamttechnologie. Die Eignung der plasmagestützten Prozesse zur Abscheidung und Strukturierung des Opferpolymers wurde durch die Fertigung von verkapselten Beschleunigungssensoren nachgewiesen. Ein ausreichender hermetischer Verschluss der Dünnschichtkappe konnte durch die Messung der viskosen Dämpfung an Feder-Masse-Schwingern bestätigt werden.

It is projected by the Semiconductor Industry Association in their International Technology Roadmap for Semiconductors (ITRS) that by the year 2019, with the IC feature size shrinking to about 10nm, off-chip interconnects in an area array format will require a pitch of 95 µm. Also, as the industry adopts porous low-K dielectric materials, it is important to ensure that the stresses induced by the off-chip interconnects and the package do not crack or delaminate the low-K material. Compliant free-standing structures used as off-chip interconnects are a potential solution. However, there are several design, fabrication, assembly and integration research challenges and gaps with the current suite of compliant interconnects. Accordingly, as part of this research a unique parallel-path approach has been developed which enhances the mechanical compliance of the compliant interconnect without compromising the electrical parasitics. It also provides for redundancy and thus results in more reliable interconnects. Also, to meet both electrical and mechanical performance needs, as part of this research a variable compliance approach has been developed so that interconnects near the center of the die have lower electrical parasitics while the interconnects near the corner of the die have higher mechanical compliance. Furthermore, this work has developed a fabrication process which will facilitate cost-effective fabrication of free-standing compliant interconnects and investigated key factors which impact assembly yield of free-standing compliant interconnects. Ultimately the proposed approaches are demonstrated by developing an innovative compliant interconnect called FlexConnects. Hence, through this research it is expected that the developed compliant interconnect would address the needs of first level interconnects over the next decade and eliminate a bottleneck that threatens to impede the exponential growth in microprocessor performance. Also, the concepts developed in this research are generic in nature and can be extended to other aspects of electronic packaging.

In der vorliegenden Arbeit wird ein neues Verfahren zur Dünnschichtverkappung von oberflächennahen Mikrostrukturen vorgestellt. Ausgehend von den speziellen Anforderungen an die Verkappung oberflächennaher Mikrostrukturen, insbesondere von Strukturen mit hohem Aspektverhältnis, wurden die Verwendung eines Fluor-Kohlenstoff-Polymers als Opferschichtmaterial und die Eignung unterschiedlicher Schichtstapel zur Realisierung der Dünnschichtkappe untersucht. Die resultierende Technologie ermöglicht eine durchgehend trockenchemische Prozessierung. Für die Abschätzung der notwendigen Schichtdicken und den geometrischen Entwurf der Kappenstrukturen, wurden auf Basis der Plattentheorie analytische und numerische Modelle erstellt. Verschiedene Materialkombinationen bestehend aus Siliziumoxid, Siliziumnitrid und Aluminium wurden hinsichtlich ihrer mechanischen und thermomechanischen Eigenschaften untersucht und bewertet. Ein weiterer Schwerpunkt lag auf der Entwicklung und Optimierung der Opferschichtprozesse, sowie deren Integration in die Gesamttechnologie. Die Eignung der plasmagestützten Prozesse zur Abscheidung und Strukturierung des Opferpolymers wurde durch die Fertigung von verkapselten Beschleunigungssensoren nachgewiesen. Ein ausreichender hermetischer Verschluss der Dünnschichtkappe konnte durch die Messung der viskosen Dämpfung an Feder-Masse-Schwingern bestätigt werden.

For mobile electronics such as Smartphones, Smartcards or wearable devices there is a trend towards an increasing functionality as well as miniaturisation. In this development Micro Electro- Mechanical Systems (MEMS) are an important key element for the realisation of functions such as motion detection. The specifications given by such devices together with the limited available space demand advanced packaging technologies. The 3D-Wafer Level Packaging (3D-WLP) enables one solution for a miniaturised MEMS package by using techniques such as Wafer Level Bonding (WLB) and Through Silicon Vias (TSV). This technology increases the effective area of the MEMS device by elimination dead space, which is typically required for other approaches based on wire bond assembly. Within this thesis, different TSV technology concepts with respect to a 3D-WLP for MEMS have been developed. Thereby, the focus was on a copper based technology as well as on two major TSV implementation methods. This comprises a Via Middle approach based on the separated TSV fabrication in the cap wafer as well as a Via Last approach with a TSV implementation in either the MEMS or cap wafer, respectively. For each option with its particular challenges, corresponding process modules have been developed. In the Via Middle approach, the wafer-related etch rate homogeneity determines the TSV reveal from the wafer backside Here, a reduction of the TSV depth down to 80 μm is favourable as long as the desired Cu-thermo-compression bonding (Cu-TCB) is performed before the thinning. For the TSV metallisation, a Cu electrochemical deposition method was developed, which allows the deposition of one redistribution layer as well as the bonding patterns for Cu-TCB at the same time. In the Via Last approach, the TSV isolation represents one challenge. Chemical Vapour Deposition processes have been investigated, for which a combination of PE-TEOS and SA-TEOS as well as a Parylene deposition yield the most promising results. Moreover, a method for the realisation of a suitable bonding surface for the Silicon Direct Bonding method has been developed, which does not require any wet pre treatment of the fabricated MEMS patterns. A functional MEMS acceleration sensor as well as Dummy devices serve as demonstrators for the overall integration technology as well as for the characterisation of electrical parameters. / Im Bereich mobiler Elektronik, wie z.B. bei Smartphones, Smartcards oder in Kleidung integrierten Geräten ist ein Trend zu erkennen hinsichtlich steigender Funktionalität und Miniaturisierung. Bei dieser Entwicklung spielen Mikroelektromechanische Systeme (MEMS) eine entscheidende Rolle zur Realisierung neuer Funktionen, wie z.B. der Bewegungsdetektion. Die Anforderungen derartiger Bauteile zusammen mit dem begrenzten zur Verfügung stehenden Platz erfordern neuartige Technologien für die Aufbau- und Verbindungstechnick (engl. Packaging) der Bauteile. Das 3D-Wafer Level Packaging (3D-WLP) ermöglicht eine Lösung für eine miniaturisierte MEMS-Bauform unter Nutzung von Techniken wie dem Waferlevelbonden (WLB) und den Siliziumdurchkontaktierungen (TSV von engl. Through Silicon Via). Diese Technologie erhöht die effektive aktive Fläche des MEMS Bauteils durch die Reduzierung von Toträumen, welche für andere Ansätze wie der Drahtbond-Montage üblich sind. In der vorliegenden Arbeit wurden verschiedene Technologiekonzepte für den Aufbau von 3D-WLP für MEMS erarbeitet. Dabei lag der Fokus auf einer Kupfer-basierten Technologie sowie auf zwei prinzipiellen Varianten für die TSV-Implementierung. Dies umfasst den Via Middle Ansatz, welcher auf der TSV Herstellung auf einem separaten Kappenwafer beruht, sowie den Via Last Ansatz mit einer TSV Herstellung entweder im MEMS-Wafer oder im Kappenwafer. Für beide Varianten mit individuellen Herausforderungen wurden entsprechende Prozessmodule entwickelt. Beim Via Middle Ansatz ist die Wafer-bezogene Ätzratenhomogenität des Siliziumtiefenätzen entscheidend für das spätere Freilegen der TSVs von der Rückseite. Hier hat sich eine Reduzierung der TSV-Tiefe auf bis zu 80 μm vorteilhaft erwiesen insofern, das Kupfer-Thermokompressionsbonden (Cu-TKB) vor dem Abdünnen erfolgt. Zur Metallisierung der TSVs wurde ein Cu Galvanikprozess erarbeitet, welcher es ermöglicht gleichzeitig eine Umverdrahtungsebene sowie die Bondstrukturen für das Cu-TKB zu erzeugen. Beim Via Last Ansatz ist die TSV Isolation eine Herausforderung. Es wurden CVD (Chemische Dampfphasenabscheidung) Prozesse untersucht, wobei eine Kombination aus PE-TEOS und SA-TEOS sowie eine Parylene Beschichtung erfolgversprechende Ergebnisse liefern. Des Weiteren wurde eine Methode zur Erzeugung bondfähiger Oberflächen für das Siliziumdirektbonden erarbeitet, welche eine Nass-Vorbehandlung des MEMS umgeht. Ein realer MEMS-Beschleunigungssensor sowie Testaufbauten dienen zur Demonstration der Gesamtintegrationstechnologie sowie zur Charakterisierung elektrischer Parameter.