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Previous issue date: 2014-11-26 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES / The process of creating an Intellectual Property Core (IP-core) has become more complex with the advent of electronic circuit technology, encouraging the development of new techniques and methodologies to assist this process. A fundamental and critical stage of a hardware design is the hardware verification phase. At this phase it is verified that the IP-core was implemented according to their specification, ensuring that it is feasible to prototyping and their large-scale production (System on Chip). The verification phase corresponds to the biggest bottleneck in a hardware design (BERGERON,2006).
The VeriSC methodology is an implemented methodology to perform the hardware verifi- cation through simulation, that is, by means of functional verification. This work aims to complement the VeriSC methodology through the development of an algorithm based on the concept of Genetic Algorithms (GAs). The proposed algorithm will modify the data generation of this methodology, whose objective is to reduce the verification time and to improve the generated data by changing the data from pseudorandom mode to random-guided mode, increasing the reliability of the verification performed by the VeriSC methodology. The algorithm has a generic part (templates) that helps the implementation of new environment for the functional verification of new DUVs and it can be incorpo- rated into other functional verification methodologies. Finally, are presented three case studies, the stimuli created using GA are compared with the old implementation of VeriSC methodology. / O processo de criação de um Intellectual Property Core (IP-core) vem se tornando cada vez mais complexo com o advento da tecnologia dos circuitos eletrônicos, incentivando o desenvolvimento de novas técnicas e metodologias que auxiliem esse processo. Uma das fases fundamentais e críticas de um projeto de hardware é a fase de verificação de hardware. É nesta fase que se verifica se o IP-core foi implementado de acordo com sua especificação, garantindo que seja viável sua prototipação e, posteriormente, sua produção em larga escala (System on Chip). A fase de verificação corresponde ao maior gargalo dentro de um projeto de hardware (BERGERON,2006).
A metodologia VeriSC é uma metodologia desenvolvida para realizar a verificação de hardware através da simulação, isto é, por meio da verificação funcional. Este trabalho visa complementar a metodologia VeriSC por meio do desenvolvimento de um algoritmo baseado no conceito de Algoritmos Genéticos (AGs). O algoritmo proposto ira modificar a geração de dados dessa metodologia objetivando reduzir o tempo de verificação e aprimorar os dados gerados, alterando a geração de dados da forma pseudoaleatória para aleatória- guiado, aumentando, assim, a confiabilidade da verificação realizada pela metodologia VeriSC. O algoritmo possui partes genéricas (templates ) que facilita sua implementação na verificação de novos projetos de hardware e pode ser incorporado em outras metodologias de verificação funcional. Por fim, serão apresentados os resultados experimentais da aplicação da nova geração de dados em três estudos de casos, comparando-os com a implementação antiga da metodologia VeriSC.
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.bc.ufg.br:tede/5028 |
| Date | 26 November 2014 |
| Creators | Franco, Ricardo Augusto Pereira |
| Contributors | Silva, Karina Rocha Gomes da, Silva, Karina Rocha Gomes da, Rodrigues, Cássio Leonardo, Cruz Júnior, Gélson da |
| Publisher | Universidade Federal de Goiás, Programa de Pós-graduação em Engenharia Elétrica e da Computação (EMC), UFG, Brasil, Escola de Engenharia Elétrica, Mecânica e de Computação - EMC (RG) |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da UFG, instname:Universidade Federal de Goiás, instacron:UFG |
| Rights | http://creativecommons.org/licenses/by-nc-nd/4.0/, info:eu-repo/semantics/openAccess |
| Relation | -5088589215393046129, 600, 600, 600, 600, -7705723421721944646, 8930092515683771531, 2075167498588264571 |
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