Made available in DSpace on 2014-06-12T15:52:22Z (GMT). No. of bitstreams: 1 license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2009 / A crescente demanda por produtos eletrônicos e a capacidade cada vez maior de integração criaram sistemas extremamente complexos em chips, conhecidos como Systemon- Chip ou SoC. Seguindo em sentido oposto a esta tendência, os prazos (time-to-market) para que estes sistemas sejam construídos vem continuamente sendo reduzidos, obrigando que muito mais funcionalidades sejam implementadas em períodos cada vez menores de tempo. A necessidade de um maior controle de qualidade do produto final demanda a atividade de Verificação Funcional que consiste em utilizar um conjuntos de técnicas para estimular o sistema em busca de falhas. Esta atividade é a extremamente dispendiosa e necessária, consumindo até cerca de 80% do custo final do produto. É neste contexto que se insere este trabalho, propondo uma metodologia de Verificação Funcional chamada IVM que irá fornecer todos os subsídios para garantir a entrega de sistemas de alta qualidade, e ainda atingindo as rígidas restrições temporais impostas pelo mercado. Sendo baseado em metodologias já bastante difundidas e acreditadas, como o OVM e o VeriSC, o IVM definiu uma organização arquitetural e um fluxo de atividades que incorporou as principais características de ambas as abordagens que antes estavam disjuntas. Esta integração de técnicas e conceitos resulta em um fluxo de verificação mais eficiente, permitindo que sistemas atinjam o custo, prazo e qualidade esperados

Submitted by Cláudia Bueno (claudiamoura18@gmail.com) on 2015-12-09T14:35:23Z No. of bitstreams: 2 Dissertação - Ricardo Augusto Pereira Franco - 2014.pdf: 1054078 bytes, checksum: 1f76acc442745cd5dc0a7e159485a061 (MD5) license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) / Approved for entry into archive by Luciana Ferreira (lucgeral@gmail.com) on 2015-12-10T06:30:38Z (GMT) No. of bitstreams: 2 Dissertação - Ricardo Augusto Pereira Franco - 2014.pdf: 1054078 bytes, checksum: 1f76acc442745cd5dc0a7e159485a061 (MD5) license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) / Made available in DSpace on 2015-12-10T06:30:38Z (GMT). No. of bitstreams: 2 Dissertação - Ricardo Augusto Pereira Franco - 2014.pdf: 1054078 bytes, checksum: 1f76acc442745cd5dc0a7e159485a061 (MD5) license_rdf: 23148 bytes, checksum: 9da0b6dfac957114c6a7714714b86306 (MD5) Previous issue date: 2014-11-26 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES / The process of creating an Intellectual Property Core (IP-core) has become more complex with the advent of electronic circuit technology, encouraging the development of new techniques and methodologies to assist this process. A fundamental and critical stage of a hardware design is the hardware verification phase. At this phase it is verified that the IP-core was implemented according to their specification, ensuring that it is feasible to prototyping and their large-scale production (System on Chip). The verification phase corresponds to the biggest bottleneck in a hardware design (BERGERON,2006). The VeriSC methodology is an implemented methodology to perform the hardware verifi- cation through simulation, that is, by means of functional verification. This work aims to complement the VeriSC methodology through the development of an algorithm based on the concept of Genetic Algorithms (GAs). The proposed algorithm will modify the data generation of this methodology, whose objective is to reduce the verification time and to improve the generated data by changing the data from pseudorandom mode to random-guided mode, increasing the reliability of the verification performed by the VeriSC methodology. The algorithm has a generic part (templates) that helps the implementation of new environment for the functional verification of new DUVs and it can be incorpo- rated into other functional verification methodologies. Finally, are presented three case studies, the stimuli created using GA are compared with the old implementation of VeriSC methodology. / O processo de criação de um Intellectual Property Core (IP-core) vem se tornando cada vez mais complexo com o advento da tecnologia dos circuitos eletrônicos, incentivando o desenvolvimento de novas técnicas e metodologias que auxiliem esse processo. Uma das fases fundamentais e críticas de um projeto de hardware é a fase de verificação de hardware. É nesta fase que se verifica se o IP-core foi implementado de acordo com sua especificação, garantindo que seja viável sua prototipação e, posteriormente, sua produção em larga escala (System on Chip). A fase de verificação corresponde ao maior gargalo dentro de um projeto de hardware (BERGERON,2006). A metodologia VeriSC é uma metodologia desenvolvida para realizar a verificação de hardware através da simulação, isto é, por meio da verificação funcional. Este trabalho visa complementar a metodologia VeriSC por meio do desenvolvimento de um algoritmo baseado no conceito de Algoritmos Genéticos (AGs). O algoritmo proposto ira modificar a geração de dados dessa metodologia objetivando reduzir o tempo de verificação e aprimorar os dados gerados, alterando a geração de dados da forma pseudoaleatória para aleatória- guiado, aumentando, assim, a confiabilidade da verificação realizada pela metodologia VeriSC. O algoritmo possui partes genéricas (templates ) que facilita sua implementação na verificação de novos projetos de hardware e pode ser incorporado em outras metodologias de verificação funcional. Por fim, serão apresentados os resultados experimentais da aplicação da nova geração de dados em três estudos de casos, comparando-os com a implementação antiga da metodologia VeriSC.

A crescente demanda por produtos eletrônicos e a capacidade cada vez maior de integração criaram sistemas extremamente complexos em chips, conhecidos como Systemon-Chip ou SoC. Seguindo em sentido oposto a esta tendência, os prazos (time-to-market) para que estes sistemas sejam construídos vem continuamente sendo reduzidos, obrigando que muito mais funcionalidades sejam implementadas em períodos cada vez menores de tempo. A necessidade de um maior controle de qualidade do produto final demanda a atividade de Verificação Funcional que consiste em utilizar um conjuntos de técnicas para estimular o sistema em busca de falhas. Esta atividade é a extremamente dispendiosa e necessária, consumindo até cerca de 80% do custo final do produto. É neste contexto que se insere este trabalho, propondo uma metodologia de Verificação Funcional chamada IVM que irá fornecer todos os subsídios para garantir a entrega de sistemas de alta qualidade, e ainda atingindo as rígidas restrições temporais impostas pelo mercado. Sendo baseado em metodologias já bastante difundidas e acreditadas, como o OVM e o VeriSC, o IVM definiu uma organização arquitetural e um fluxo de atividades que incorporou as principais características de ambas as abordagens que antes estavam disjuntas. Esta integração de técnicas e conceitos resulta em um fluxo de verificação mais eficiente, permitindo que sistemas atinjam o custo, prazo e qualidade esperados._________________________________________________________________________________________ ABSTRACT: The growing demand for electronic devices and its even higher integration capability created extremely complex systems in chips, known as System-on-Chip or SoC. In a opposite way to this tendency, the time-to-market for these systems be built have been continually reduced, forcing much more functionalities be implemented in even shorten time periods. The final product quality control is assured by the Functional Verification activity that consists in a set of techniques to stimulate a system in order to find bugs. This activity is extremely expensive and necessary, responding to around 80% of final product cost. In this context this work is inserted on, proposing a Functional Verification methodology called IVM that will provide all conditions to deliver high quality systems, while keeping the hard time restrictions imposed by the market. Based in well known and trusted methodologies, as OVM and VeriSC, the IVM defined an architectural organization and an activity flow that incorporates features of both approaches that were separated from each other. This techniques and concepts integration resulted in a more efficient verification flow, allowing systems to meet the desired budget, schedule and quality.

Submitted by Johnny Rodrigues (johnnyrodrigues@ufcg.edu.br) on 2018-08-15T15:44:40Z No. of bitstreams: 1 ANA KARINA DE OLIVEIRA ROCHA - DISSERTAÇÃO PPGCC 2008..pdf: 1111308 bytes, checksum: d22b0170a207a14988449565a953bfb2 (MD5) / Made available in DSpace on 2018-08-15T15:44:40Z (GMT). No. of bitstreams: 1 ANA KARINA DE OLIVEIRA ROCHA - DISSERTAÇÃO PPGCC 2008..pdf: 1111308 bytes, checksum: d22b0170a207a14988449565a953bfb2 (MD5) Previous issue date: 2008-05-16 / A necessidade de sistemas cada vez mais complexos é uma realidade em quase todas as áreas de aplicação da eletrônica. Os avanços recentes da microeletrônica possibilitam o surgimento de soluções inovadoras para diversos problemas do mundo moderno, devido à criação, em ritmo cada vez mais acelerado, de sistemas digitais de qualidade, sendo possível integrar dezenas de milhões de transistores em um único chip, com baixo custo operacional. Esses sistemas estão em constante evolução, impulsionada pelo desenvolvimento da indústria de semicondutores. Assim, há fortes pressões de mercado para a disponibilização de novos produtos com um número cada vez maior de funcionalidades. As implementações dos circuitos eletrônicos complexos necessitam da utilização de metodologias eficientes e automatizadas, que auxiliem na diminuição das falhas de projeto, a exemplo da metodologia de verificação funcional denominada VeriSC, que fornece testbenches e utiliza a biblioteca SCV (SystemC Verification Library), mas se restringe à verificação de circuitos digitais que processam transações temporais síncronas. O trabalho desenvolvido consiste na criação de um mecanismo de implementação de transações temporais, aplicada à metodologia de verificação funcional VeriSC, tornando-a uma metodologia de verificação eficiente também para circuitos digitais capazes de processar transações temporais assíncronas. / The necessity for more complex systems is a reality in almost all electronic application areas. Recent advances in microelectronics make possible the appearance of innovative solutions for several problems of the modern world, due to the creation in accelerated rhythm of quality digital systems, allowing the integration of tens of millions of transistors in a single chip with low operational cost. Those systems are in constant evolution promoted by the development of the semiconductors industry. Thus, there are strong pressures from the market to make new products available with an increasing number of functionalities. Implementations of complex electronic circuits must use of efficient and automated verification methodologies, which help in reducing design failures. In this context VeriSC, a functional verification methodology which provides testbenches and uses the SCV Library (SystemC Verification Library), but it is restricted to the digital circuit verification that has only synchronous time transactions. This work consists in creating a mechanism for the implementation of time transactions, applied to the VeriSC functional verification methodology, and in making it an efficient methodology for digital circuits capable of processing asynchronous time transactions.

Submitted by Johnny Rodrigues (johnnyrodrigues@ufcg.edu.br) on 2018-08-27T17:42:49Z No. of bitstreams: 1 HELDER FERNANDO DE ARAUJO OLIVEIRA - DISSERTAÇÃO PPGCC 2010..pdf: 2110687 bytes, checksum: 5d2a2c0f6c5039c3f21dd8219d20f122 (MD5) / Made available in DSpace on 2018-08-27T17:42:49Z (GMT). No. of bitstreams: 1 HELDER FERNANDO DE ARAUJO OLIVEIRA - DISSERTAÇÃO PPGCC 2010..pdf: 2110687 bytes, checksum: 5d2a2c0f6c5039c3f21dd8219d20f122 (MD5) Previous issue date: 2010-06-16 / O processo de desenvolvimento de um circuito digital complexo pode ser composto por diversas etapas. Uma delas é a verificação funcional. Esta etapa pode ser considerada uma das mais importantes, pois tem como objetivo demonstrar que as funcionalidades do circuito a ser produzido estão em conformidade com a sua especificação. Porém, além de ser uma fase com grande consumo de recursos, a complexidade da verificação funcional cresce diante da complexidade do hardware a ser verificado. Desta forma, o uso de uma metodologia de verificação funcional eficiente e de ferramentas que auxiliem o engenheiro de verificação funcional são de grande valia. Neste contexto, este trabalho realiza uma reformulação da metodologia de verificação funcional VeriSC, originando uma nova metodologia, denominada BVM (Brazil-IP Verification Methodology). VeriSC é implementada em SystemC e utiliza as bibliotecas SCV (SystemC Verification Library) e BVE (Brazil-IP Verification Extensions), enquanto BVM é implementada em SystemVerilog e baseada em conceitos e biblioteca de OVM (Open Verification Methodology). Além disto, este trabalho visa a adequação da ferramenta de apoio à verificação funcional eTBc (Easy Testbench Creator) para suportar BVM. A partir do trabalho realizado, é possível constatar, mediante estudos de caso no âmbito do projeto Brazil-IP, que BVM traz um aumento da produtividade do engenheiro de verificação na realização da verificação funcional, em comparação à VeriSC / The development process of a complex digital circuit can consist of several stages. One of them is the functional verification. This stage can be considered one of the most important because it aims to demonstrate that a circuit functionality to be produced is in accordance with its specification. However, besides being a stage with large consumption of resources, the complexity of functional verification grows according to the complexity of the hardware to be verified. Thus, the use of an effective functional verification methodology and tools to help engineer the functional verification are of great value. Within this context, this work proposes a reformulation of the functional verification methodology VeriSC, resulting in a new methodology called BVM (Brazil-IP Verification Methodology). VeriSC is implemented in SystemC and uses the SCV (SystemC Verification Library) and BVE (Brazil-IP Verification Extensions) libraries, while BVM is implemented and based on SystemVerilog and OVM (Open Verification Methodology) concepts and library. Furthermore, this study aims the adequacy of the functional verification tool eTBc (testbench Easy Creator), to support BVM. From this work it can be seen, based on case studies under the Brazil-IP project, that BVM increase the productivity of the engineer in the functional verification stage when compared to VeriSC.

Made available in DSpace on 2015-05-14T12:36:32Z (GMT). No. of bitstreams: 1 arquivototal.pdf: 10319783 bytes, checksum: 6078f95095f94cbeca76282ad5bf6ca7 (MD5) Previous issue date: 2012-08-23 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES / This work is presented as a contribution to the field of design of digital systems integrated on chips (SoCs). Its main focus is to develop and deploy a (new) conceptual framework for the implementation of digital integrated circuits, with a strong emphasis on project management, called LASICProcess. As a natural consequence of the work and serving as a proof of concept, is presented a web application that implements the proposed framework. Among other aspects, it presents a description of the inclusion of a formal project management layer in the digital integrated circuits design flow used by the toolset of open and free software: the Alliance CAD System. The application, which carries the same name as the framework, allows the use of these tools remotely (without the need to install any software on the client side), provides total isolation of the corporate environment with respect to the user interface and was born with a strong vocation to become a powerful resource for collaborative work and even the distance training of human resources for the design of digital integrated circuits. Special care has been devoted to showing that the set of tools used, although being developed and used primarily in academia, provides support to all disciplines addressed and required by commercial and industrial environments for corresponding tasks, as well as to the possibility of (re) configuration of the proposed environment, in order to exchange all or part of the tools ALLIANCE by its equivalent from another provider. / Este trabalho é apresentado como uma contribuição para a área de projetos de sistemas digitais integrados em chips (SoCs). Seu foco principal é desenvolver e implantar um (novo) framework conceitual para a implementação de circuitos integrados digitais, com forte ênfase no gerenciamento de projetos, chamado LASICProcess. Como consequência natural do trabalho e servindo como prova de conceito, é apresentada uma aplicação web que implementa o framework proposto. Entre outros aspectos, ele apresenta a descrição da inclusão de uma camada formal de gestão de projetos no Fluxo de projeto de circuitos integrados utilizado pelo conjunto de ferramentas do Alliance CAD System, de software aberto e livre. A aplicação, que leva o mesmo nome do framework, permite a utilização dessas ferramentas remotamente (sem a necessidade de instalação de nenhum software do lado cliente), provê isolação total do ambiente corporativo com relação à interface do usuário e nasceu com forte vocação para se tornar um potente recurso de trabalho colaborativo e mesmo de formação a distância de recursos humanos para o projeto de circuitos integrados digitais . Especial cuidado foi dedicado à demonstração de que o conjunto de ferramentas utilizado, embora sendo desenvolvido e utilizado principalmente em meio acadêmico, provê suporte a todas as disciplinas contempladas e exigidas pelos ambientes industriais e comerciais para tarefas correspondentes, assim como à possibilidade de (re)configuração do ambiente proposto, para troca total ou parcial das ferramentas ALLIANCE por suas equivalentes de outro provedor.