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Fabrication par lithographie hybride et procédé damascène de transistors monoélectroniques à grille auto-alignée

Morissette, Jean-François January 2010 (has links)
Ce mémoire est le résultat d'un projet de fabrication de transistors monoélectroniques (SET). Ces dispositifs, fabriqués pour la première fois à la fin des années quatre-vingt, permettent d'observer le passage d'un nombre discret d'électrons entre deux électrodes. À température ambiante, le fonctionnement des transistors n'est pas garanti, et nécessite généralement des composantes de taille nanométriques. Autrefois vus comme de potentiels remplaçants aux transistors MOSFET dans les circuits intégrés, les SET ont vu le consensus général quant à leur application migrer vers les applications-niche, et vers une intégration hybride SET-CMOS. On présente ici une méthode de fabrication basée sur un procédé damascène développé par Dubuc et al .[10][l1]. Les résultats obtenus antérieurement ont démontré que des transistors ainsi fabriqués atteignent des températures maximales d'opération de 433K. Par contre, la fabrication fait appel exclusivement à la lithographie par faisceau d'électrons. Si cette technique permet de définir des motifs de très petite taille, elle est néanmoins relativement lente pour l'écriture de motifs de plus grande taille tels que des pistes de contact électrique. Les motifs sont lithographies directement dans le SiO[indice inférieur 2], qui est une électrorésine à très haute résolution, mais qui demande des doses d'expositions très élevées, ralentissant davantage le procédé. De plus, les transistors utilisent l'arrière de l'échantillon en lieu de grille de contrôle, ce qui fait qu'il est impossible de contrôler individuellement les transistors. Le projet de recherche propose une plateforme pour la fabrication de SET damascène par lithographie hybride. Le but est de prendre avantage à la fois de la rapidité et de la production en lot de la photolithographie, et de la capacité d'écriture de composantes de taille submicronique de l'électrolithographie. On propose également l'ajout d'une grille individuelle auto-alignée et la migration vers la gravure plasma du diélectrique SiO[indice inférieur 2] avec un masque d'électrorésine en PMMA. Ces changements demandent la conception d'un photomasque comprenant les parties des dispositifs qui sont d'assez grande taille pour être fabriquées en photolithographie. Le design de deux dispositifs-test est également proposé. Ces dispositifs servent à caractériser les couches métalliques employées, les caractéristiques électriques des transistors et les paramètres de fabrication. La réalisation de la plateforme a permis l'accélération du rythme de production des dispositifs, tout en établissant un point de départ pour des évolutions futures. Le procédé de fabrication incluant une grille de surface auto-alignée a également été montré avec succès. Des problèmes de polissage et de dépôt par soulèvement de couches métalliques ont empêché la réalisation de dispositifs complets et fonctionnels électriquement pendant la durée du projet.
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Une biocapteur à base de résonance de plasmons de surface intégré monolithiquement avec une source d'excitation

Jimenez, Alvaro January 2015 (has links)
Le champ biomédical n’a pas échappé à l’évolution de la technologie, elle cherche aussi à intégrer plusieurs fonctions dans un espace restreint. Un des points forts du développement est la massification de points de service, afin d'obtenir un diagnostic rapide des maladies. Le diagnostique aux premières étapes de son évolution permettra réduire considérablement les coûts associés aux traitements des patients. Le présent document exprimera une alternative à l'évolution de la technologie des biocapteurs qui sont basés sur le phénomène optique appelé résonance par plasmons de surface. Ce projet de recherche vise l’étude de l’intégration monolithique des deux tiers des composants principaux qui conforment normalement à ce type de biocapteurs optiques. Tandis que d'autres projets de recherche ont centré leurs travaux sur l’intégration de la surface de réaction et le détecteur, notre travail a pris en compte l’intégration de la source de lumière et la surface de réaction biologique. Deux types de sources ont été employés au moment de faire la conception, l’étude de matériaux, la fabrication et la caractérisation de la performance de notre dispositif. La première source a employé des puits quantiques à l’intérieur d’une gaufre de GaAs qui nécessitait un pompage optique pour son fonctionnement. La deuxième source a eu une gaufre commerciale employée pour la fabrication des diodes d’émission lumineuse verticale, qui a dû être excitée par un courant électrique. On a découvert que les deux types de sources sont complémentaires. La source avec des puits quantiques a démontré une amélioration de la performance en comparaison à notre système commercial de référence. La deuxième source a démontré la faisabilité d’intégration monolithique en permettant se rapprocher à la fabrication d’un prototype commercial. La porte reste donc ouverte pour la poursuite du développement de cette technologie en cherchant un nouveau système employant ces deux sources, mais usant de meilleures caractéristiques.
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Fabrication de mémoire monoélectronique non volatile par une approche de nanogrille flottante

Guilmain, Marc January 2013 (has links)
Les transistors monoélectroniques (SET) sont des dispositifs de tailles nanométriques qui permettent la commande d'un électron à la fois et donc, qui consomment peu d'énergie. Une des applications complémentaires des SET qui attire l'attention est son utilisation dans des circuits de mémoire. Une mémoire monoélectronique (SEM) non volatile a le potentiel d'opérer à des fréquences de l'ordre des gigahertz ce qui lui permettrait de remplacer en même temps les mémoires mortes de type FLASH et les mémoires vives de type DRAM. Une puce SEM permettrait donc ultimement la réunification des deux grands types de mémoire au sein des ordinateurs. Cette thèse porte sur la fabrication de mémoires monoélectroniques non volatiles. Le procédé de fabrication proposé repose sur le procédé nanodamascène développé par C. Dubuc et al. à l'Université de Sherbrooke. L'un des avantages de ce procédé est sa compatibilité avec le back-end-of-line (BEOL) des circuits CMOS. Ce procédé a le potentiel de fabriquer plusieurs couches de circuits mémoirestrès denses au-dessus de tranches CMOS. Ce document présente, entre autres, la réalisation d'un simulateur de mémoires monoélectroniques ainsi que les résultats de simulations de différentes structures. L'optimisation du procédé de fabrication de dispositifs monoélectroniques et la réalisation de différentes architectures de SEM simples sont traitées. Les optimisations ont été faites à plusieurs niveaux : l'électrolithographie, la gravure de l'oxyde, le soulèvement du titane, la métallisation et la planarisation CMP. La caractérisation électrique a permis d'étudier en profondeur les dispositifs formés de jonction de Ti/TiO2 et elle a démontré que ces matériaux ne sont pas appropriés. Par contre, un SET formé de jonction de TiN/Al2 O3 a été fabriqué et caractérisé avec succès à basse température. Cette démonstration démontre le potentiel du procédé de fabrication et de la déposition de couche atomique (ALD) pour la fabrication de mémoires monoélectroniques.[symboles non conformes]
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Développement de procédés technologiques pour une intégration 3D monolithique de dispositifs nanoélectroniques sur CMOS

Lee Sang, Bruno January 2016 (has links)
Résumé : Le transistor monoélectronique (SET) est un dispositif nanoélectronique très attractif à cause de son ultra-basse consommation d’énergie et sa forte densité d’intégration, mais il n’a pas les capacités suffisantes pour pouvoir remplacer complètement la technologie CMOS. Cependant, la combinaison de la technologie SET avec celle du CMOS est une voie intéressante puisqu’elle permet de profiter des forces de chacune, afin d’obtenir des circuits avec des fonctionnalités additionnelles et uniques. Cette thèse porte sur l’intégration 3D monolithique de nanodispositifs dans le back-end-of-line (BEOL) d’une puce CMOS. Cette approche permet d’obtenir des circuits hybrides et de donner une valeur ajoutée aux puces CMOS actuelles sans altérer le procédé de fabrication du niveau des transistors MOS. L’étude se base sur le procédé nanodamascène classique développé à l’UdeS qui a permis la fabrication de dispositifs nanoélectroniques sur un substrat de SiO2. Ce document présente les travaux réalisés sur l’optimisation du procédé de fabrication nanodamascène, afin de le rendre compatible avec le BEOL de circuits CMOS. Des procédés de gravure plasma adaptés à la fabrication de nanostructures métalliques et diélectriques sont ainsi développés. Le nouveau procédé nanodamascène inverse a permis de fabriquer des jonctions MIM et des SET métalliques sur une couche de SiO2. Les caractérisations électriques de MIM et de SET formés avec des jonctions TiN/Al2O3 ont permis de démontrer la présence de pièges dans les jonctions et la fonctionnalité d’un SET à basse température (1,5 K). Le transfert de ce procédé sur CMOS et le procédé d’interconnexions verticales sont aussi développés par la suite. Finalement, un circuit 3D composé d’un nanofil de titane connecté verticalement à un transistor MOS est réalisé et caractérisé avec succès. Les résultats obtenus lors de cette thèse permettent de valider la possibilité de co-intégrer verticalement des dispositifs nanoélectroniques avec une technologie CMOS, en utilisant un procédé de fabrication compatible. / Abstract : The single electron transistor (SET) is a nanoelectronic device very attractive due to its ultra-low power consumption and its high integration density, but he is not capable of completely replace CMOS technology. Nevertheless, the hybridization of these two technologies is an interesting approach since it combines the advantages of both technologies, in order to obtain circuits with new and unique functionalities. This thesis deals with the 3D monolithic integration of nanodevices in the back-end-ofline (BEOL) of a CMOS chip. This approach gives the opportunity to build hybrid circuits and to add value to CMOS chips without fundamentally changing the process fabrication of MOS transistors. This study is based on the nanodamascene process developed at UdeS, which is used to fabricate nanoelectronic devices on a SiO2 layer. This document presents the work done on the nanodamascene process optimization, in order to make it compatible with the BEOL of CMOS circuits. The development of plasma etching processes has been required to fabricate metallic and dielectric nanostructures useful to the fabrication of nanodevices. MIM junctions and metallic SET have been fabricated with the new reverse nanodamascene process on a SiO2 substrate. Electrical characterizations of MIM devices and SET formed with TiN/Al2O3 junctions have shown trap sites in the dielectric and a functional SET at low temperature (1.5 K). The transfer process on CMOS substrate and the vertical interconnection process have also been developed. Finally, a 3D circuit consisting of a titanium nanowire connected to a MOS transistor is fabricated and is functional. The results obtained during this thesis prove that the co-integration of nanoelectronic devices in the BEOL of a CMOS chip is possible, using a compatible process.

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