Avec le développement des technologies portables, les mémoires de type flash sont de plus en plus utilisées. Les compétences requises pour répondre au marché florissant augmentent chaque année. Cependant, les technologies actuelles sont basées sur l’intégration de transistors. Leurs performances impliquent un long temps d’écriture et des tensions d’opérations importantes. La technologie Resistive Random Access Memory (RRAM) permet de répondre aux problématiques liées aux mémoires de type flash. La simplicité de fabrication de ces mémoires permet une forte densité d’intégration à faible coût. Également, les performances attendues par cette technologie dépassent les performances actuelles de Dynamic Random Access Memory (DRAM). Les études réalisées actuellement au sein de la communauté scientifique permettent de déterminer les meilleures performances selon le choix des matériaux. Les premières études se concentraient sur l’oxyde de titane TiO2 en tant qu’isolant, puis avec l’augmentation de l’intérêt envers cette technologie le nombre d’oxydes étudiés s’est élargi. Les dispositifs conventionnels utilisent une couche d’oxyde comprise entre deux électrodes métalliques. En augmentant la densité de dispositifs dans des circuits en matrices croisées, l’isolation entre les points mémoires n’est pas garantie et les courants de fuites deviennent un facteur limitant. Pour éviter ces problèmes, le contrôle de chaque cellule est réalisé par un transistor, on parle d’architecture 1T1R avec n transistors nécessaires pour n points mémoires. En 2008 Dubuc[1] propose un nouveau procédé de fabrication: le procédé nanodamascène. En adaptant ce procédé, et en disposant deux cellules dos à dos, nous créons un composant qui ne nécessite plus de transistor de contrôle [2]. Cela permet, en outre, de réduire les courants de fuite et simplifie l’adressage de chaque cellule. Les dispositifs sont incorporés dans une couche offrant une surface planaire. Il n’y a pas de limite technique à la superposition des couches, ce qui permet une haute densité d’intégration dans le Back-end-of-line du CMOS (Complementary Metal Oxyde Semiconductor), offrant de nouveaux horizons à la technologie RRAM. Suivant les éléments précédents, mon projet de maîtrise a pour objectif de démontrer la possibilité de fabriquer des cellules RRAM en utilisant le procédé nanodamascène. Ce développement implique la fabrication, pour la première fois, de dispositifs micrométriques de type croisés et planaires en utilisant des architectures dont la fabrication est maîtrisée au sein du laboratoire. Cela permettra de mettre au point les différentes procédés de fabrication pour les deux types de dispositifs, de se familiariser avec les techniques de caractérisation électrique, d’acquérir des connaissances sur les matériaux actifs, et proposer des premiers dispositifs RRAM.

Ce mémoire est le résultat d'un projet de fabrication de transistors monoélectroniques (SET). Ces dispositifs, fabriqués pour la première fois à la fin des années quatre-vingt, permettent d'observer le passage d'un nombre discret d'électrons entre deux électrodes. À température ambiante, le fonctionnement des transistors n'est pas garanti, et nécessite généralement des composantes de taille nanométriques. Autrefois vus comme de potentiels remplaçants aux transistors MOSFET dans les circuits intégrés, les SET ont vu le consensus général quant à leur application migrer vers les applications-niche, et vers une intégration hybride SET-CMOS. On présente ici une méthode de fabrication basée sur un procédé damascène développé par Dubuc et al .[10][l1]. Les résultats obtenus antérieurement ont démontré que des transistors ainsi fabriqués atteignent des températures maximales d'opération de 433K. Par contre, la fabrication fait appel exclusivement à la lithographie par faisceau d'électrons. Si cette technique permet de définir des motifs de très petite taille, elle est néanmoins relativement lente pour l'écriture de motifs de plus grande taille tels que des pistes de contact électrique. Les motifs sont lithographies directement dans le SiO[indice inférieur 2], qui est une électrorésine à très haute résolution, mais qui demande des doses d'expositions très élevées, ralentissant davantage le procédé. De plus, les transistors utilisent l'arrière de l'échantillon en lieu de grille de contrôle, ce qui fait qu'il est impossible de contrôler individuellement les transistors. Le projet de recherche propose une plateforme pour la fabrication de SET damascène par lithographie hybride. Le but est de prendre avantage à la fois de la rapidité et de la production en lot de la photolithographie, et de la capacité d'écriture de composantes de taille submicronique de l'électrolithographie. On propose également l'ajout d'une grille individuelle auto-alignée et la migration vers la gravure plasma du diélectrique SiO[indice inférieur 2] avec un masque d'électrorésine en PMMA. Ces changements demandent la conception d'un photomasque comprenant les parties des dispositifs qui sont d'assez grande taille pour être fabriquées en photolithographie. Le design de deux dispositifs-test est également proposé. Ces dispositifs servent à caractériser les couches métalliques employées, les caractéristiques électriques des transistors et les paramètres de fabrication. La réalisation de la plateforme a permis l'accélération du rythme de production des dispositifs, tout en établissant un point de départ pour des évolutions futures. Le procédé de fabrication incluant une grille de surface auto-alignée a également été montré avec succès. Des problèmes de polissage et de dépôt par soulèvement de couches métalliques ont empêché la réalisation de dispositifs complets et fonctionnels électriquement pendant la durée du projet.

De part les hautes densités d'intégration atteintes dans les circuits intégrés avancés, les interconnexions ont un rôle de plus en plus important. Lorsque les dimensions critiques des interconnexions sont réduites en deçà des 100 nm, on observe une hausse de la résistivité du métal et une diminution de la durée de vie qui se traduisent par une perte de performance. Celleci est principalement due à la microstructure du métal dans ces milieux confinés. Cette thèse présente l'étude de la microstructure du cuivre dans les interconnexions. Pour cela, nous avons étudié les évolutions microstructurales de films minces, de lignes étroites et d'architectures damascènes. Nous avons identifié, quantifié et compris certains paramètres majeurs des évolutions microstructurales dans ces milieux confinés tels que la géométrie des lignes, les forces d'ancrage aux interfaces et les évolutions de mobilité des joints de grain. Nous avons ainsi pu proposer des solutions d'optimisation de la microstructure.