Ο ταλαντωτής αποτελεί σημαντικό κομμάτι κάθε τηλεπικοινωνιακού συστήματος. Το σημαντικότερο στοιχείο της απόδοσής του είναι ο θόρυβος φάσης. Για τη βελτίωσή του χρησιμοποιείται η μέθοδος του injection locking. Με αυτή τη μέθοδο ένα σήμα αναφοράς με καλά χαρακτηριστικά θορύβου χρησιμοποιείται για να βελτιώσει την έξοδο του ταλαντωτή. Χρησιμοποιείται μια τοπολογία τροποποιημένου ταλαντωτή Colpitts, ο οποίος εξομοιώνεται και υλοποιείται. Με τις μετρήσεις που ακολουθούν επιβεβαιώνεται η καλύτερη συμπεριφορά θορύβου που επιτυγχάνει η μέθοδος του injection locking. / Oscillators form an integral part of all communication systems. Their most crucial element regarding performance is phase noise. To improve it we use the method of injection locking. With this method, a reference signal with good noise characteristics is used to improve the output of the oscillator. A modified Colpitts oscillator topology is used which is both simulated and implemented as a circuit board. Measurements confirmed that injection locking improved the characteristics of phase noise.

Σκοπός της συγγραφής της παρούσας διπλωματικής εργασίας είναι η μελέτη και ο σχεδιασμός της μονάδας συγχρονισμού φάσης σημάτων τεχνολογίας DVB-S2. Ο ρόλος της μονάδας αυτής είναι καθοριστικής σημασίας για την εξασφάλιση της αποδοτικής λειτουργίας των συστημάτων του προτύπου αυτού σε τυπικά δορυφορικά κανάλια. Αρχικά πραγματοποιείται μια εισαγωγή στις βασικές έννοιες και στη δομή ενός δορυφορικού συστήματος και εξετάζονται οι δυσμενείς επιδράσεις της ατμόσφαιρας κατά τη μετάδοση των δορυφορικών σημάτων. Ακολούθως γίνεται παρουσίαση της μετάδοσης τηλεοπτικών προγραμμάτων μέσω δορυφόρου και αναλύονται βασικά χαρακτηριστικά του δορυφορικού προτύπου DVB-S2. Παρουσιάζεται λεπτομερώς η αρχιτεκτονική μετάδοσής του και αξιολογείται η απόδοση του. Σημαντικό τμήμα της εργασίας αποτελεί η μελέτη του συγχρονισμού της παραμέτρου φάσης των λαμβανόμενων σημάτων σε δέκτες ψηφιακών συστημάτων επικοινωνίας. Αφού αναλυθεί η διαδικασία συγχρονισμού και τα χαρακτηριστικά της εκτίμησης της τιμής παραμέτρων των μεταδιδόμενων σημάτων, αναλύονται οι διατάξεις που υλοποιούν το συγχρονισμό φάσης σε σήματα τεχνολογίας DVB-S2 και εκτιμάται η απόδοσης λειτουργίας τους. Στη συνέχεια, περιγράφεται η διαδικασίας ανάπτυξης του μοντέλου υλοποίησης σε υλικό (FPGAs) της παραπάνω μονάδας, αξιοποιώντας το εργαλείο System Generator 10.1 της Xilinx και το περιβάλλον Simulink της Matlab. Τέλος, παρουσιάζεται και αναλύεται η ορθή λειτουργία της σχεδίασης για πραγματικά σήματα DVB-S2. / The purpose of this diploma thesis is the study and hardware implementation of Carrier Phase Recovery Unit for DVB-S2 systems. This operation of this unit of crucial importance complementing outstanding performance results over typical satellite channels. In the first part of this thesis, an introduction on important principles of satellite communications is carried out and the architecture of a satellite communication system is presented. Among others, the aggravating atmospheric effects taking place during satellite transmission are outlined. Afterwards, satellite transmission of television programs is examined and an analysis of the satellite standard DVB-S2 follows. The structural design of the transmission system is stated in detail and the efficiency of this standard is assessed. A substantial part of this work concerns the study of phase synchronization for digital communication receivers. After the theoretical analysis of the synchronization process, the unit implementing phase recovery for DVB-S2 systems is presented and its efficiency is examined for different kinds of distortions. Moreover, the procedure of hardware implementation (on FPGAs) of this unit is discussed, with the use of both Xilinx System Generator 10.1 and Simulink design tools. This thesis is concluded after presenting the efficient operation of the above implementation for real DVB-S2 signals.

Το να παρατηρήσουμε τη συμπεριφορά ενός προγράμματος με τις ταχύτητες των σημερινών συστημάτων είναι μία πολύ δύσκολη εργασία όταν το μόνο που είναι διαθέσιμο είναι η κύκλο προς κύκλο εξέταση. Σκοπός ήταν η κατανόηση της φιλοσοφίας των μηχανισμών ανίχνευσης φάσεων ενός προγράμματος και στη συνέχεια η ανάπτυξη ενός τέτοιου μηχανισμού που να λειτουργεί κατά τη διάρκεια εκτέλεσης ενός προγράμματος. Η λειτουργία του μηχανισμού που αναπτύχθηκε βασίζεται στη δειγματοληψία που κάνουμε από το access stream του επεξεργαστή. Ο μηχανισμός μου προσπάθησε να προσεγγίσει το μηχανισμό ανίχνευσης φάσης BBV που είναι ο πιο αξιόπιστος που υπάρχει μέχρι τώρα. Ως εφαρμογή για τη χρησιμότητα του μηχανισμού μου, έγινε σύγκριση των miss ratio που παίρνουμε με σταθερή και με προσαρμοσμένη δειγματοληψία σ’ ένα πρόγραμμα, με βάση τη αλλαγή ή μη της φάσης ενός προγράμματος κατά τη διάρκεια της εκτέλεσης. / To observe the behavior of a program with the speeds of current systems is a very difficult task when all that is available is cycle to cycle test. The aim was to understand the philosophy of mechanisms for the detection phase of a program and then develop such a mechanism that operates during the execution of a program. The operation of the mechanism was developed based on sampling we do through the access stream of the processor. The device I tried to approach, the BBV phase detection mechanism, is the most reliable there so far. As implementation of the usefulness of the mechanism, I was comparing the miss ratio we get of a stable and of adaptive sampling in a program, based on the change or not to stage a program during execution.

Στα πλαίσια της παρούσας διπλωματικής εργασίας μελετήθηκαν οι βασικές αρχές λειτουργίας και θορύβου στα Phase Locked Loops. Στη συνέχεια σχεδιάστηκε το σχηματικό και το layout ενός PLL μικτού σήματος στο λογισμικό σχεδίασης ολοκληρωμένων κυκλωμάτων, Cadence IC5141. Το κύκλωμα αυτό λειτουργεί σαν συνθέτης συχνοτήτων στην περιοχή των 5GHz, από μία συχνότητα αναφοράς 50MHz, έχει θόρυβο φάσης περίπου 88dBc στο 1MHz από το φορέα και μέση κατανάλωση λιγότερο από 30mW. / Analysis of basic operation principles and noise performance of Phase Locked Loops. Design of a PLL (schematic and layout) in Cadence IC5141.

Στη παρούσα διπλωματική εργασία μελετήθηκε, σχεδιάστηκε, προσομοιώθηκε και κατασκευάστηκε ένα σύστημα ενός ταλαντωτή το οποίο μειώνει τον θόρυβο φάσης (phase noise) σε εικονικά οποιονδήποτε ήδη υπάρχον ταλαντωτή ελεγχόμενου από τάση (VCO). Για να το πετύχει αυτό η προτεινόμενη τεχνική δανείζεται από την ιδέα του βρόχου κλειδωμένης φάσης (Phase Locked Loop) και με λίγα επιπλέον ηλεκτρονικά στοιχεία καθιστά δυνατή την μείωση του phase noise επηρεάζοντας σε μικρό βαθμό τα χαρακτηριστικά του VCO αλλά και δίνοντας την δυνατότητα παραμετροποίησης των χαρακτηριστικών ποιοτικών στοιχείων του τελικού ταλαντωτή που προκύπτει. Το σύστημα του ταλαντωτή κατασκευάστηκε σε πλακέτα(PCB) με διακριτά στοιχεία τα οποία παρέχονταν από το Εργαστήριο Ηλεκτρονικών Εφαρμογών. Το σύστημα αυτό μπορεί να ανταποκριθεί στις ραγδαία αυξανόμενες απαιτήσεις απόδοσης των ταλαντωτών στις σημερινές εφαρμογές, όσο αφορά στον χαμηλό θόρυβο φάσης, την χαμηλή κατανάλωση, την μικρή πολυπλοκότητα στο σχεδιασμό, την μικρή επιφάνεια και την ευκολία στην ολοκλήρωση. / The present diploma thesis pertains the study, design, simulation and implementation of an oscillator system that reduces phase noise in virtually any given already existing voltage controlled oscillator (VCO). To achieve that the proposed technique borrows from the idea of the Phase Locked Loop and with just a few extra electronic components it enables the reduction of phase noise ,by affecting the core characteristic qualities of the employed VCO only by a small fraction, as well as the optimization of the specifications of the resulting oscillator. This oscillator system was manufactured on a printed circuit board and implemented with discrete components which were supplied by the Applied Electronics Lab. This system can measure up to the increasing performance demands for oscillators by todays applications in terms of low phase noise, low power consumption, small design complexity, small area and ease of integration.

Ο κύριος στόχος της διατριβής είναι η σχεδίαση των κύριων κυκλωμάτων ενός τηλεπικοινωνιακού συστήματος υπέρ–ευρείας ζώνης (UWB). Συγκεκριμένα, σχεδιάζονται σε τεχνολογία CMOS 90nm και αναπτύσσονται τα πλέον κρίσιμα κυκλώματα του PLL του FM-UWB πομπού με βάση ένα σύστημα FM-UWB, το οποίο στηρίζεται στη διπλή διαμόρφωση FM ευρείας ζώνης (double wideband FM modulation). Αυτά είναι το VCO, η αντλία φορτίου, ο διαιρέτης συχνότητας, και η γεννήτρια τάσης αναφοράς. Επιπλέον σχεδιάζονται ο δέκτης ο οποίος περιλαμβάνει τον προενισχυτή και τον αποδιαμορφωτή FM, δύο αρμονικοί ταλαντωτές ελεγχόμενοι από τάση για το υποσύστημα του πομπού σε τεχνολογία RF CMOS 65nm και ένας ταλαντωτής ελεγχόμενος από τάση τύπου δακτυλίου. Συνεπώς, στα πλαίσια της διατριβής αυτής σχεδιάζεται ολόκληρο το σύστημα πομπού και το σύστημα δέκτη (front-end) ώστε να αναδειχθούν οι δυνατότητες ολοκλήρωσης και τα πλεονεκτήματα της υλοποίησης ενός συστήματος FM-UWB σε πρόσφατες τεχνολογίες όπως η CMOS των 90nm και 65nm σε αντιδιαστολή με διπολικές τεχνολογίες. Με βάση τις λεπτομερείς προδιαγραφές που εξήχθησαν για τα υποσυστήματα και κυκλώματα του πομποδέκτη επιλέχτηκε η αρχιτεκτονική και σχεδιάστηκαν τα επιμέρους κυκλώματα στη ζώνη συχνοτήτων 3.1-5GHz. Για τη σχεδίαση χρησιμοποιήθηκαν το εργαλείο σχεδίασης «Cadence 5.1.41» και ο εξομοιωτής «Spectre». Για τη φυσική σχεδίαση έγινε χρήση του εργαλείων «Virtuoso XL» και «Assura». Ο πομπός αποτελείται από ένα γραμμικό VCO μεγάλου εύρους ζώνης (2.1GHz-5GHz) του οποίου η κεντρική συχνότητα ρυθμίζεται από ένα βρόχο κλειδωμένης φάσης (PLL) όταν δεν γίνεται μετάδοση δεδομένων. Στην ουσία πρόκειται για ένα PLL ο βρόχος του οποίου διακόπτεται όταν πραγματοποιείται εκπομπή πληροφορίας μέσω της διπλής διαμόρφωσης FM ενώ παραμένει κλειστός κατά τη ρύθμιση της κεντρικής συχνότητας του VCO (calibration). Το πιο κρίσιμο κύκλωμα του πομπού είναι το FM-UWB VCO. Για την ολοκλήρωση όμως του πομπού απαιτείται η σχεδίαση των υπόλοιπων κυκλωμάτων του βρόχου όπως είναι η αντλία φορτίου, ο διαιρέτης συχνότητας του βρόχου και ο ανιχνευτής φάσης-συχνότητας. Η τροφοδοσία του πομπού FM-UWB επιλέχτηκε να είναι ίση με 1V προκειμένου να ενισχυθεί η ανταγωνιστικότητα του με άλλα παρόμοια σύγχρονα συστήματα της βιβλιογραφίας. Με αρχικό στόχο την πόλωση των αναλογικών κυκλωμάτων του πομπού FM-UWB (αντλία φορτίου, διαιρέτης συχνότητας του PLL) αναπτύχθηκε μια γεννήτρια συνεχούς τάσης σε τροφοδοσία κάτω του 1V. Ο δέκτης αποτελείται από ένα συντονιζόμενο προενισχυτή και έναν αποδιαμορφωτή συχνότητας FM που σχεδιάζονται στη κεντρική συχνότητα των 4GHz με εύρος ζώνης μεγαλύτερου από 500MHz. Ο προτεινόμενος ταλαντωτής ελεγχόμενος από τάση (VCO), χαρακτηρίζεται από μεγάλο εύρος ζώνης συχνοτήτων ταλάντωσης, χαμηλή κατανάλωση και είναι κατάλληλος για iii εφαρμογές FM-UWB. Ο ταλαντωτής αυτός αποτελεί το βασικό δομικό στοιχείο ενός FM-UWB πομπού. Σχεδιάστηκε στην τεχνολογία υλοποίησης TSMC 90-nm digital CMOS, σε τάση τροφοδοσίας 1V και χαρακτηρίζεται από γραμμικό εύρος ζώνης συχνοτήτων ταλάντωσης μεταξύ 2.1GHz και 5GHz, διαφορική ισχύ εξόδου ίση με -7.83dBm  0.78dB και χαμηλή κατανάλωση ισχύος 8.26mW, συμπεριλαμβανομένης και της κατανάλωσης ισχύος των απομονωτών τάσης εξόδου (output buffers), στη μέγιστη συχνότητα ταλάντωσης. Επιπροσθέτως, έχει βελτιστοποιηθεί ως προς το λόγο εύρους ζώνης συχνοτήτων ταλάντωσης προς την κατανάλωση ισχύος TR/PDC. Η πρώτη βελτιστοποίηση έδωσε τιμή 9.95dB και η τελική έδωσε 11.97dB. Η επιθυμητή ζώνη συχνοτήτων ταλάντωσης μεταξύ 3.1GHz και 5GHz για εφαρμογές FM-UWB υπερκαλύπτεται για ολόκληρο το εύρος θερμοκρασιών που συναντάται στη βιομηχανία (από -40 oC έως 125 oC). Το εύρος συχνοτήτων ταλάντωσης βελτιώθηκε στο 130.15% (από 81.69%) και το FOM αυξήθηκε σε 143.08 (από 137.03). Επιπλέον, στη διατριβή αυτή παρουσιάζεται η σχεδίαση προγραμματιζόμενων, αντλιών φορτίου μεγάλης ακριβείας σε τάση τροφοδοσίας 1V. Τρείς συνολικά τοπολογίες μελετώνται με βασικό στόχο το καλύτερο δυνατό ταίριασμα των ρευμάτων εξόδου καθώς και τη μείωση των απότομων παρυφών ρεύματος στην έξοδο για μεγάλο εύρος τάσης εξόδου ώστε να επιτυγχάνεται αποδοτική χρήση της διαθέσιμης τάσης τροφοδοσίας (ΔVout/Vdd). Οι αντλίες φορτίου Ι, ΙΙ και ΙΙΙ χαρακτηρίζονται από μη ταίριασμα DC ρευμάτων εξόδου ίσο με 1%, 1.846% και 8% αντίστοιχα. Επιτυγχάνεται μεγαλύτερη μείωση των απότομων παρυφών ρεύματος στην έξοδο της αντλίας φορτίου ΙΙΙ σε σχέση με τις αντλίες φορτίου Ι και ΙΙ και μεγαλύτερη ταχύτητα λειτουργίας εις βάρος όμως της κατανάλωσης ισχύος. Ένα ολοκληρωμένο κύκλωμα γεννήτριας τάσης αναφοράς (Voltage reference) σχεδιάζεται επίσης, ώστε να χρησιμοποιηθεί ως κύκλωμα πόλωσης χαμηλής τροφοδοσίας κάτω του 1V ολοκληρωμένων κυκλωμάτων γενικού σκοπού. Η συνολική απόλυτη μεταβολή της τάσης αναφοράς εξόδου ως προς την μεταβολή των παραμέτρων της τεχνολογίας υλοποίησης και τις μεταβολές της τάσης τροφοδοσίας σε ευρεία κλίμακα θερμοκρασίας από -360C και 1250C ισούται με +/-3.3%. Η συνολική κατανάλωση ισχύος ισούται με 208uW. Παρουσιάζεται ακόμη η σχεδίαση ενός υποσυστήματος (front-end) δέκτη FM-UWB χαμηλού ρυθμού μετάδοσης δεδομένων (LDR, Low Data Rate), 50Kbps και μικρής εμβέλειας (<10m) με εύρος ζώνης μεγαλύτερο από 500MHz στην κεντρική συχνότητα των 4GHz. Δίνεται αναλυτικά η σχεδίαση της προτεινόμενης τοπολογίας για τον δέκτη FM-UWB στην τεχνολογία RF CMOS 65 nm ώστε να ικανοποιούνται οι προδιαγραφές του συστήματος που εξήχθησαν κατόπιν ανάλυσης. Τα αποτελέσματα του τελικού σχεδιασμού αποδεικνύουν ότι η συγκεκριμένη τεχνολογία, όταν συνδυάζεται με προσεκτικές επιλογές στη σχεδίαση μπορεί να πετύχει επιδόσεις συγκρίσιμες με τεχνολογίες SiGe BiCMOS που έχουν ενδογενή πλεονεκτήματα λόγω των ειδικών χαρακτηριστικών τους. iv Ο δέκτης FM-UWB αποτελείται από έναν προενισχυτή και ένα αποδιαμορφωτή συχνότητας FM-UWB. Η τεχνολογία υλοποίησης επιλέχτηκε να είναι η CMOS IBM των 65nm. Το συνολικό ρεύμα που απαιτείται για τη λειτουργία του πυρήνα του δέκτη FM-UWB είναι 8.093mA σε τροφοδοσία 1.8V και η ευαισθησία του δέκτη ισούται με -75.78dBm για λόγο σήματος προς θόρυβο SNRsub ίσο με 13.539dB. Συνεπώς, ικανοποιούνται πλήρως οι προδιαγραφές οι οποίες τέθηκαν ύστερα από τη μελέτη του τηλεπικοινωνιακού συστήματος FM-UWB. Η ευαισθησία του δέκτη αποδεικνύεται ότι μπορεί να αυξηθεί σε -82.95dBm για SNRsub ίσο με 13.539dB εάν προστεθεί ένα ακόμα στάδιο ενίσχυσης στο στάδιο καθυστέρησης του αποδιαμορφωτή FM-UWB με επιβάρυνση επιπλέον 8.033mW. Σχεδιάζεται επιπροσθέτως ένας αρμονικός ταλαντωτής για τον πομπό στα 65 nm ώστε να αναδειχθούν τα πιθανά οφέλη που μπορούν να προκύψουν όταν θυσιάζεται εύρος ζώνης και επιφάνεια ολοκλήρωσης εις όφελος της κατανάλωσης και των επιδόσεων του θορύβου φάσης. Για το συντονισμό αυτού του αρμονικού ταλαντωτή γίνεται χρήση μιας «hyperabrupt varactor» ώστε να επιτευχθεί εύρος ζώνης συχνοτήτων ταλάντωσης με καλή γραμμικότητα σε σύγκριση με αρμονικούς ταλαντωτές με απλή «varactor». Η συνολική κατανάλωση του πομπού FM-UWB ισούται με 5.11mW (συμπεριλαμβανομένης και της κατανάλωσης ισχύος του ενισχυτή εξόδου), ενώ το συνολικό γραμμικό εύρος ζώνης συχνοτήτων και το FOM του προτεινόμενου LC VCO ισούνται με 808ΜΗz και -173.679dB αντίστοιχα. Η ισχύς εξόδου του πομπού είναι μεγαλύτερη από -12dBm στη συχνότητα 4.14GHz και μεταβάλλεται λιγότερο από 0.5dB σε ολόκληρο το εύρος συχνοτήτων ταλάντωσης. Η καλή λειτουργία του εξασφαλίζεται στο εύρος θερμοκρασίας μεταξύ -40 0C και 1200C με θόρυβο φάσης στα 4.14GHz καλύτερο από -100dBc/Hz σε απόκλιση συχνότητας από τον φορέα 1ΜΗz. Στη συνέχεια, η ιδέα της επαναχρησιμοποίησης ρεύματος εφαρμόζεται στον παραπάνω αρμονικό ταλαντωτή-FM-UWB πομπό στα 65nm ούτως ώστε ο απομονωτής εξόδου να τοποθετείται πάνω από τον πυρήνα του LC VCO. Αυτό οδήγησε στη μείωση της αρχικής κατανάλωσης ισχύος (έως και 73.63%) ενώ διατηρήθηκαν τα παραπάνω χαρακτηριστικά του. Τέλος, σχεδιάστηκε ένα VCO τύπου δακτυλίου σε τροφοδοσία 1.8V, στα 65 nm. Καλύπτει τη ζώνη συχνοτήτων από 3.1GHz έως 5GHz με θόρυβο φάσης καλύτερο από -83dBc/Hz σε απόκλιση συχνότητας από τον φορέα ίση με 1MHz, με εύρος ζώνης διαμόρφωσης ίσο με 1MHz, παρέχοντας στην έξοδο του ισχύ μεγαλύτερη από -12dBm ενώ καταναλώνει 3.63mW. / The main purpose of this thesis is the design of the critical circuits of an Ultra Wideband (UWB) communication system. More specifically, circuits were designed for an FM-UWB system which relies on a double constant envelope FM modulation scheme. The most critical circuits of the transmitter PLL are designed in a 90nm CMOS process. These are the VCO, the loop divider, the charge pump and the voltage reference. In addition, the FM-UWB receiver front-end is designed in a 65nm RF CMOS process which includes an LNA/Preamplifier and a FM-UWB demodulator. Two harmonic LC-VCOs are also designed and one ring current-starved VCO to function as FM-UWB modulators in the transmitter path. Consequently, in this thesis the full transceiver front-end is designed in order to demonstrate the potential of its integration and the advantages of the implementation of an FM-UWB system in recent CMOS technologies such as those of 90nm and 65nm in comparison with bipolar implementations. Based on system study, the front-end circuits’ specifications were derived, the appropriate front-end architecture was selected and the front-end circuits were designed in the band of 3.1-5GHz. For the circuit design the tools of Cadence 5.1.41 and the Spectre RF Simulator were used. For the circuits layout designs the tools of Virtuoso XL and Assura were used. The transmitter consists of a linear VCO with wide tuning range (2.1GHz-5GHz) of which the central frequency is calibrated by a Phase Locked Loop when data transmission is ceased. The loop remains open when data transmission has to take place and stays closed when the VCO central frequency has to be calibrated. The most important block of the transmitter is the FM-UWB VCO. For the completion of the FM-UWB transmitter the design of other blocks such as the charge pump, the loop divider, the phase frequency detector and the voltage reference generator design is important as well. The supply voltage of 1V was selected for the FM-UWB transmitter in order to become competitive against other recent published implementations. Targeting at the biasing of the loop divider and the charge pump at the low supply voltage of 1V, a Sub-1V voltage reference generator was designed. The receiver consists of a wideband LNA/Preamplifier and a wideband FM demodulator with a center frequency at 4GHz and a useful bandwidth higher than 500MHz. Targeting at the implementation of wide frequency range (3.1-5GHz), the main purpose was the design of a linear, inductorless, low power (less than 10mW), low area, low supply voltage controlled oscillator with a phase noise better than -70dBc/Hz at 1MHz offset and small output power variation over the entire tuning range. The proposed FM-UWB VCO was designed in a 90-nm standard digital CMOS process at a supply voltage of 1V and a relatively linear tuning range is achieved between the frequencies of 2.1GHz and 5GHz, a differential vi output power of -7.83dBm 0.78dB and a low power consumption of 8.26mW when the output buffers power consumption is included at the maximum frequency of oscillation. The proposed FM-UWB VCO was optimized for the ratio of tuning range over the power consumption TR/PDC. The first optimization yields TR/PDC equal to 9.95dB and the final optimization yields TR/PDC equal to 11.974dB. The desired oscillation frequency band between 3.1GHz and 5GHz for FM-UWB applications is fully covered for the entire industrial temperature range of -40 0C to 125 0C. The tuning range of the improved VCO equals 130.15% (from 81.69%) whereas the improved VCO FOM was increased to 143.08 (from 137.03). Afterwards, programmable charge pumps with high accuracy were designed operating at the supply voltage of 1V. These charge pumps can be used in the PLL of the FM-UWB transmitter or in PLLs used for different telecommunication applications. Three in total charge pumps were designed aiming at a very good DC mismatch between the output source and sink currents, the reduction of the output source and sink current glitches for the maximum possible output voltage range. Charge pumps I, II and III achieve DC mismatch of 1%, 1.846% and 8% respectively. Charge pump III achieve lower output current glitches and higher speed of operation when compared to charge pumps I and II at the expense of higher power consumption. Furthermore, an integrated sub-1V voltage reference generator is presented. It is designed in standard 90-nm CMOS technology. The output reference voltage achieves a total absolute variation of ±3.3% over all process and supply voltage variations. The total power consumption equals 208μW. The proposed low data rate (50Kbps), short range (<10m), FM-UWB receiver front-end is designed in 65nm RF CMOS technology at a supply voltage of 1.8V with a useful bandwidth higher than 500MHz at the center frequency of 4GHz and the current reuse technique is applied aiming at the reduction of the overall power consumption around 14mW. It consists of a wideband preamplifier and a wideband FM demodulator. Final results show that CMOS technology at 65nm when it is combined with careful circuit design and specific circuit topologies can achieve comparable performance to SiGe BiCMOS technologies which have inherent advantages due to their special characteristics. The total bias current of the FM-UWB receiver core is only 8.093mA at a supply voltage of 1.8V and the receiver sensitivity equals -75.78dBm at a signal to noise ratio, SNRsub equal to 13.539dB. The receiver sensitivity can be improved to -82.95dBm at a signal to noise ratio, SNRsub equal to 13.539dB when an additional amplification stage is included in the delay element of the FM-UWB demodulator at the price of extra 8.033mW. Moreover, the design of an FM-UWB LC VCO in the 65nm RF CMOS technology is proposed as the main block of an FM-UWB transmitter. A hyperabrupt varactor is used in the vii tank of the proposed LC VCO in order to achieve linear tuning range. The total power consumption of the proposed LC FM-UWB VCO is 5.11mW including the power consumption of the output buffers, the total linear frequency range and the figure of merit, FOM equal 808MHz and -173.679dB respectively. The suggested LC VCO output power level is higher -12dBm at the frequency of 4.14GHz and varies less than 0.5dB in the entire frequency range of operation. The operation of the suggested VCO is ensured for the entire industrial temperature range between -40 0C and 120 0C with a phase noise performance better than -100dBc/Hz at the frequency offset of 1MHz at 4.14GHz. The above described performance of the proposed FM-UWB LC VCO is improved in terms of power consumption by applying the current reuse technique for the LC VCO core and the output buffer. By stacking the LC VCO core with the output buffer the power consumption can be reduced by 73.63% in comparison with the previously described LC VCO whereas the other VCO characteristics remain the same apart from the output power level which is reduced. Furthermore, a linear, inductorless VCO is proposed. This VCO is designed in 65nm RF CMOS technology and is based on the current starved topology. The suggested VCO tuning is achieved by modulating the current of the VCO core linearly by a voltage to current converter. This VCO is suitable for the FM-UWB application since it covers the frequency range between 3.1GHz to 5GHz and it achieves a phase noise performance of better than -83dBc/Hz at 1MHz offset. The VCO buffer delivers to a 50 Ohm load output power of better than -12dBm. The total VCO power consumption equals 3.63mW (including the output buffer) at a supply voltage of 1.8V and the VCO maximum modulation bandwidth equals 1MHz. Finally, it should be noted that the design of LC harmonic VCOs based on the use of hyperabrupt varactor and the linear current starved VCO design which took place in the last period of this thesis shows our effort to improve the performance of our previous work in the area of VCO circuit design by taking into account the latest published achievements of the literature. In conclusion, in this thesis all of the main VCO topologies were studied and designed for the needs of an FM-UWB transmitter front-end.

Αντικείμενο της παρούσης διπλωματικής εργασίας είναι ο σχεδιασμός ενός συνθέτη συχνοτήτων για MB-OFDM (Multiband Orthogonal Frequency-Division Multiplexing) UWB εφαρμογές. Ο συνθέτης συχνοτήτων αποτελεί εξέχουσας σημασίας δομικό στοιχείο των RF πομποδεκτών αφού είναι υπεύθυνος για την παραγωγή του (LO oscillator) σήματος που οδηγεί τον downconverter και τον upconverter στο μονοπάτι του δέκτη και του πομπού αντίστοιχα. Μελετήθηκαν οι δομές, οι κυριότερες τοπολογίες και τα χαρακτηριστικά ενός τυπικού συνθέτη συχνοτήτων καθώς και τα κύρια εξαρτήματα που το απαρτίζουν. Αφού μελετήσαμε το βασικό και το εναλλακτικό σχέδιο συχνοτήτων όπως παρουσιάζεται από το MB-OFDM πρότυπο προτείναμε την κατάλληλη τοπολογία η οποία και διαφέρει από αυτή των τυπικών συνθετών συχνοτήτων που χρησιμοποιούνται ευρέως στα ασύρματα συστήματα τηλεπικοινωνιών λόγω των υψηλών απαιτήσεων της UWΒ τεχνολογίας. Η επιλογή των εξαρτημάτων που απαρτίζουν τον συνθέτη συχνοτήτων έγινε με βάση την ελαχιστοποίηση του θορύβου φάσης και της κατανάλωσης ισχύος, της εξάλειψης ανεπιθύμητων σημάτων στην έξοδό του, τα οποία μπορούν να δημιουργήσουν παρεμβολές σε άλλα τηλεπικοινωνιακά συστήματα καθώς και την επίτευξη μικρού χρόνου αποκατάστασης που απαιτεί ένας τέτοιος συνθέτης. Προτείνεται και εξομοιώθηκε λοιπόν συνθέτης συχνοτήτων με περιοχή λειτουργίας του από 3.1 έως 10.6 GHz με βήμα συχνότητας 528 MHz όπως αυτή ορίζεται από το πρότυπο 802.15.3 που αναφέρεται στην UWB τεχνολογία. Από τα αποτελέσματα της εξομοίωσης προκύπτει ότι επιτυγχάνεται χαμηλός θόρυβος φάσης, μικρός χρόνος αποκατάστασης και μικρή ισχύς των ανεπιθύμητων σημάτων, αποτελέσματα που συνάδουν με τις απαιτήσεις της UWB τεχνολογίας. Τέλος προτείνεται και υλοποιείται η πλακέτα του βρόχου κλειδωμένης φάσης ο οποίος και αποτελεί το βασικό δομικό στοιχείο του συνθέτη συχνοτήτων. / The subject of the present essay is the design of a frequency synthesizer for MB-OFDM (Multiband Orthogonal Frequency-Division Multiplexing) UWB applications. The frequency synthesizer is a structural part of foremost importance at the RF transceivers, as it is responsible for the production of the signal (LO oscillator) that leads the downconverter and the upconverter at the path of the receiver and the transmitter correspondingly. Structures, principal topologies and a typical’s frequency synthesizer characteristics have been studied, as well as the main components that compose it. After having studied the current and the alternate frequency plan –as presented by MB-OFDM standard-, we proposed the proper topology, which is different from the one for the typical frequency synthesizers, that are widely used at the RF communication systems, due to UWB technology’s high specifications. The choice of the components that compose the frequency synthesizer is based on the minimization of the phase noise and the power consumption, on the reduction of spurious signals during its entrance, which can create interferences to other communicational systems, as well as on the accomplishment of a short settling time, which a synthesizer of this kind demands. So, a frequency synthesizer with a frequency range from 3.1 to 10.6 GHz, with a frequency step of 528 MHz -as it is defined from the standard 802.15.3 that is referred at UWB technology-, has been proposed and simulated. From the results of the simulation, it emerges that a low phase noise is accomplished, a short settling time and a low power of spurious signals, results that add up to UWB technology’s specifications. Finally, the PCB (printed circuit board) of the phase locked loop - which consists the basic structural part of the frequency synthesizer - has been proposed and implemented.

Στην παρούσα Διπλωματική Εργασία μελετάται η αρχιτεκτονική και τα χαρακτηριστικά ενός νέου συνθέτη συχνοτήτων (Frequency Synthesizer) που βασίζεται στην τεχνική του βρόχου κλειδωμένης φάσης (Phase-Locked Loop). Η νέα αρχιτεκτονική ξεπερνά την δυσκολία του απλού συνθέτη συχνοτήτων να έχει ταυτόχρονα μικρό βήμα συχνότητας και μικρό χρόνο κλειδώματος, ενώ ταυτόχρονα διατηρεί και επαυξάνει την δυνατότητα των απλών συνθετών να απορρίπτουν τον θόρυβο φάσης, δίνοντας έτσι πολύ καλή ποιότητα σήματος εξόδου. Τα χαρακτηριστικά αυτά καθιστούν τον νέο συνθέτη πολύ ανταγωνιστικό. / This Diploma Thesis studies the architecture and the characteristics of a new Frequency Synthesizer which based on the Phase-Locked Loop technique. This new architecture overcomes the difficulty of the simple frequency synthesizer to have simultaneously small frequency step and small locking time, while maintains and enhances the possibility to reject phase noise. This concludes to the high quality of the output signal. The above characteristics make the new synthesizer very competitive.

Σκοπός αυτής της διπλωματικής εργασίας είναι η σχεδίαση και υλοποίηση συνθέτη συχνοτήτων διπλού βρόχου σε συχνότητες 3-6 GHz για ασύρματες εφαρμογές UWB και HiperLAN2. Ο συνθέτης συχνοτήτων σχεδιάστηκε με διακριτά στοιχεία, χρησιμοποιώντας την αρχιτεκτονική του βρόχου κλειδωμένης φάσης (PLL) και λειτουργεί με 2 τρόπους, είτε παράγοντας σήματα συχνότητας από 3168 MHz έως 6336 MHz με βήμα συχνότητας 528 MHz, είτε παράγοντας σήματα συχνότητας από 4800 MHz έως 5000 MHz με βήμα συχνότητας 10 MHz. Παρά το γεγονός ότι η αρχιτεκτονική διπλού βρόχου έχει αντικατασταθεί από την αρχιτεκτονική fractional-N για λόγους κατανάλωσης και κόστους, πλεονεκτεί σε εφαρμογές ασύρματων δικτύων με αυστηρές απαιτήσεις ως προς την ακρίβεια της παραγόμενης συχνότητας και το θόρυβο φάσης. Η απλή αρχιτεκτονική integer-N δεν είναι επαρκής για την εκπλήρωση των απαιτήσεων σε μεγάλη ευκρίνεια και μικρό θόρυβο φάσης, λόγω του περιορισμένου εύρους ζώνης του βρόχου και του μεγάλου λόγου διαίρεσης Ν του διαιρέτη συχνοτήτων του βρόχου. Με την αρχιτεκτονική διπλού βρόχου χρησιμοποιούμε δυο βρόχους για να αμβλύνουμε την αντίθεση μεταξύ των παραπάνω παραγόντων, οι οποίοι καθορίζουν τη συμπεριφορά και την απόδοση του συνθέτη συχνοτήτων. Με τη χρήση διακριτών στοιχείων για την υλοποίηση των δυο βρόχων αποσκοπούμε σε καλύτερη συμπεριφορά του συστήματος ως προς το θόρυβο φάσης, καθώς και σε πιο ευέλικτο σχεδιασμό, που δίνει τη δυνατότητα μείωσης της ισχύος των ανεπιθύμητων συνιστωσών του σήματος αναφοράς στην έξοδο του συστήματος. / The purpose of this diploma thesis is the design and implementation of a dual loop frequency synthesizer, operating at frequencies ranging from 3 to 6 GHz, for wireless network applications, using UWB and HiperLAN2 standards. The frequency synthesizer’s design was based on dual loop synthesizer architecture and the use of modular components. The designed frequency synthesizer is able to function in 2 modes, by either producing signals in the frequency range of 3168 MHz - 6336 MHz with 528 MHz resolution, or signals in the frequency range of 4800 MHz - 5000 MHz with 10 MHz resolution. Although the dual loop architecture has long been replaced by the fractional-N architecture due to increased cost and power consumption, it is more suitable in wireless network applications demanding high precision in frequency synthesis and low phase noise. The integer-N architecture fails to satisfy these demands, due to the limited loop bandwidth and the large division ratio Ν of the loop’s frequency divider. The dual loop architecture uses two loops in order to alleviate the opposing demands in high frequency synthesis accuracy and low phase noise, which determine the behavior and performance of the frequency synthesizer. The use of modular components aims at better phase noise performance, as well as a more flexible design, thus resulting in a more efficient power dissipation of the spurious components of the reference signal at the synthesizer output.

Στα οπτικά τηλεπικοινωνιακά συστήματα μεγάλων αποστάσεων το κύριο μέλημα είναι η καταπολέμηση των φαινομένων διάδοσης στις οπτικές ίνες. Από το 2004 και μετά το ενδιαφέρον της ερευνητικής κοινότητας έχει στραφεί προς τα οπτικά τηλεπικοινωνιακά συστήματα με δέκτες σύμφωνης φώρασης, καθώς οι τελευταίοι επιτρέπουν την αντιμετώπιση των φαινομένων διάδοσης με ηλεκτρονικά μέσα. Οι σύμφωνοι δέκτες έχουν κατά πολύ αυξημένη πολυπλοκότητα και κόστος σε σχέση με τους δέκτες άμεσης φώρασης, κάνοντας χρήση επιπλέον διατάξεων όπως laser τοπικού ταλαντωτή και προσαρμοσμένες φωτοδιόδους. Όμως, οι δέκτες σύμφωνης φώρασης διατηρούν όλη την πληροφορία (πλάτος και φάση) κατά τη μετατροπή του σήματος από οπτικό σε ηλεκτρονικό, σε αντίθεση με τους δέκτες άμεσης φώρασης που διατηρούν μόνο την πληροφορία που μεταφέρεται από τη στιγμιαία ισχύ του σήματος. Το μεγάλο αυτό πλεονέκτημα των σύμφωνων δεκτών δίνει τη δυνατότητα της αντιμετώπισης των φαινομένων διάδοσης, όπως ο θόρυβος φάσης που θα αναλυθεί σε αυτήν την εργασία, με χρήση συστημάτων ψηφιακής επεξεργασίας σήματος. Ο θόρυβος φάσης είναι ένας από τους σημαντικότερους περιοριστικούς παράγοντες της απόδοσης ενός σύμφωνου οπτικού τηλεπικοινωνιακού συστήματος. Η εκτίμηση και η απαλοιφή του αποτελεί πάντα αναγκαίο και θεμελιώδες βήμα της σωστής ανάκτησης των δεδομένων στο δέκτη, αλλά και σημαντικότατο παράγοντα της επιτυχούς σχεδίασης ενός οπτικού τηλεπικοινωνιακού συστήματος. Παραδοσιακά, για τον προσδιορισμό του θορύβου φάσης, χρησιμοποιείται ένα κύκλωμα PLL (Phase Locked Loop). Το κύκλωμα αυτό όμως παρουσιάζει αυξημένη πολυπλοκότητα, όσον αφορά την υλοποίησή του σε hardware. Έτσι, το επιστημονικό ενδιαφέρον έχει στραφεί πια στη χρήση προσαρμοστικών αλγορίθμων προσδιορισμού θορύβου φάσης. Για την εκτίμηση του θορύβου φάσης χρησιμοποιούνται κυρίως τυφλοί προσαρμοστικοί εξισωτές πρόσθιας τροφοδότησης, αλλά έχουν προταθεί στη βιβλιογραφία και εξισωτές με ανατροφοδότηση απόφασης. Στην πράξη όμως, μόνο οι εξισωτές πρόσθιας τροφοδότησης είναι υλοποιήσιμοι σε hardware αφού η ανάδραση στα οπτικά δίκτυα εισάγει σημαντική καθυστέρηση. Στην παρούσα εργασία μελετάμε με προσομοίωση την απόδοση πέντε διαφορετικών προσαρμοστικών αλγορίθμων εκτίμησης του θορύβου φάσης σε σύμφωνα συστήματα δεκαεξαδικής ορθογωνικής διαμόρφωσης πλάτους 16-QAM (Quadrature Amplitude Modulation). Πρόκειται για τον αλγόριθμο του Pfau, τον αλγόριθμο του Fatadin, τον αλγόριθμο ελαχίστων μέσων τετραγώνων (LMS, Least Mean Square), τον κανονικοποιημένο αλγόριθμο ελαχίστων μέσων τετραγώνων (NLMS, Normalized LMS) και τον αλγόριθμο ελαχίστων μέσων τετραγώνων με περιορισμούς (Constrained LMS). / The subject of this Diploma Thesis is the phase noise estimation in long-haul terrestrial coherent optical communications systems, using 16-QAM modulation (Quadrature Amplitude Modulation). Five adaptive equalization algorithms are studied by simulation. The phase noise is a limiting factor of coherent optical communications systems efficiency. The phase noise etsimation is necessary for the right data recovery at the receiver and for the successful design of a coherent optical communications system. Traditionally, a PLL (Phase Locked Loop) circuit is used for the phase noise estimation. However, the implementation of PLL in hardware show increased complexity. Thus, scientific interest is focused to the adaptive algorithms for the phase noise estimation. Blind adaptive feed forward equalizers are used for the phase noise estimation, while decision feedback equalizers have been also proposed in the literature. In practice, however, only the feed forward equalizers are achievable in hardware since the feedback introduces significant delay in optical networks. In this Diploma Thesis we study, by simulation, the performance of five different adaptive phase noise estimation algorithms in 16-QAM (Quadrature Amplitude Modulation) coherent systems. These algorithms are: the Pfau algorithm , Fatadin algorithm, the Least Mean Square Algorithm (LMS Algorithm), the Normalized LMS (NLMS) and the Constrained LMS.