This work presents design and full implementation of a fast switchable and band-tunable 5 - 7.5 GHz low noise amplifier (LNA) in a 45nm CMOS SOI technology. The target application are wake-up receivers that employ aggressive duty cycling. Based on a cascode topology, the LNA utilizes a transformer for its 50 input matching as well as a balun with a capacitor bank to realize 8 digitally selectable bands. According to measurement results, the fabricated LNA exhibits a voltage gain of 18 - 21 dB while drawing a current of merely 2.2mA from a 1V supply. At all the 8 bands from 5 to 7.5 GHz, the input reflection coefficient lies below -8 dB, and the noise figure ranges from 7.8 to 6.2 dB. The LNA is able to settle in less than 9.5 ns

Dans la course à l'intégration, l'un des paramètres les plus critiques dans la fabrication des dispositifs et leur performance est la définition des grilles des transistors et en particulier le contrôle en dimension de ces grilles de transistors. Pour le nœud technologique 45nm, la variation totale de dimension devra être inférieure à 2.8nm sur une tranche de 300mm. Cela comprend la variation intrapuce, intraplaque, plaque à plaque et lot à lot. Cette thèse porte sur l'étude des interactions plasma/matériaux lors d'un procédé industriel de gravure d'une grille polysilicium pour le nœud technologique 45nm. L'analyse dimensionnelle des motifs et la caractérisation chimique des surfaces exposées aux plasmas ont permis de caractériser et d'optimiser ce procédé de gravure. L'analyse des différents contributeurs de variabilité de la dimension critique des grilles, conjuguée à la compréhension approfondie des mécanismes de gravure par plasma, a permis de mettre en place des actions correctives afin de minimiser ces sources de variations. La gravure du polysilicium est contrôlée par la formation d'une couche fluorocarbonnée se formant en surface des flancs du polysilicium. La maitrise de cette couche passivante par les conditions du plasma (pression, puissance source débit de gaz...) a permis de développer une boucle de régulation innovante afin d'optimiser le contrôle de la dispersion des CD d'un lot à un autre. La mise en place de ce genre de boucle faisant varier plusieurs paramètres de la gravure par plasma sera la clef pour le contrôle dimensionnel des futurs nœuds technologiques en microélectronique.

Avec l'arrivée des systèmes radio mobiles de troisième et de quatrième génération, les standards de communications ont tendance à occuper plus de bande pour pouvoir assurer des services de voix, de données et de multimédia. En parallèle, le terminal mobile doit être reconfigurable pour couvrir à la fois le service cellulaire et la connectivité de données. Dans ce contexte, la tendance est d'intégrer les fonctions radio et bandes de base sur le même substrat en utilisant la technologie CMOS afin de réduire la surface, le coût de fabrication et la consommation des terminaux sans fils. Récemment, de nouvelles architectures de réception radio dites " échantillonnées " sont apparues (TexasInstruments, STMicroelectronics, UCLA). Dans ce cas, l'échantillonnage est fait directement sur le signal RF et la majorité du traitement de signal se fait en temps-discret par des capacités commutées. L'évolution de la technologie CMOS et la miniaturisation des transistors rendent la conception analogique de plus en plus difficile (capacités parasites, bruit, linéarité, etc.). De nouveaux effets parasites apparaissent comme la fuite de grille qui inquiète désormais les technologues et les concepteurs de circuits. D'un autre côté, des contraintes de dynamique surgissent avec la diminution des tensions d'alimentation et le bruit des circuits numériques de plus en plus denses augmente considérablement. Le but de ce travail de thèse est de répondre à la question de la portabilité de la solution échantillonnée, en étudiant l'impact des différents effets parasites cités précédemment sur les performances radio de la solution. Ainsi, les critères de portabilité qui sont considérés sont la reconfigurabilité, l'immunité aux effets parasites, l'adaptation à la baisse des tensions d'alimentation, la surface, la consommation et la facilité de conception. Ce travail de thèse a été basé sur des études théoriques et sur des simulations d'une solution échantillonnée de réception radio. Afin d'affronter réellement les problématiques de portabilité, un portage d'une chaîne de réception échantillonnée Wi-Fi/WiMAX de CMOS 65nm à 45nm a été réalisé. Les résultats de mesures obtenus sur ce circuit donnent une grande confiance vis-à-vis des performances radio de la solution échantillonnée et constituent un premier élément de réponse concret à la question de portabilité étudiée.

Power dissipation of integrated circuits is the most demanding issue for very large scale integration (VLSI) design engineers, especially for portable and mobile applications. Use of multiple supply voltages systems, which employs level converter between two voltage islands is one of the most effective ways to reduce power consumption. In this thesis work, a unique level converter known as universal level converter (ULC), capable of four distinct level converting operations, is proposed. The schematic and layout of ULC are built and simulated using CADENCE. The ULC is characterized by performing three analysis such as parametric, power, and load analysis which prove that the design has an average power consumption reduction of about 85-97% and capable of producing stable output at low voltages like 0.45V even under varying load conditions.

Process variability is a major challenge for the design of nano scale MOSFETs due to fundamental physical limits as well as process control limitations. As the size of the devices is scales down to improve performance, the circuit becomes more sensitive to the process variations. Thus, it is necessary to have a device model that can predict the variations of device characteristics. Statistical modeling method is a potential solution for this problem. The novelty of the work is that we connect BSIM parameters directly to the underlying process parameters. This is very useful for fabs to optimize and control the specific processes to achieve certain circuit metric. This methodology and framework is extendable to any future technologies, because we used a device independent, but process depended frame work In the first part of this thesis, presents the design of nominal MOS devices with 28 nm physical gate length. The device is optimized to meet the specification of low standby power technology specification of International Technology Roadmap for Semiconductors ITRS(2012). Design of experiments are conducted and the following parameters gate length, oxide thickness, halo concentration, anneal temperature and title angle of halo doping are identified as the critical process parameters. The device performance factors saturation current, sub threshold current, output impendence and transconductance are examined under process variabilty. In the subsequent sections of the thesis, BSIM parameter extraction of MOS devices using the software ICCAP is presented. The variability of the spice parameters due to process variation is extracted. Using the extracted data a new BSIM interpolated model for a variability aware circuit design is proposed assume a single process parameter is varying. The model validation is done and error in ICCAP extraction method for process variability is less than 10% for all process variation condition in 3σ range. In the next section, proposes LUT model and interpolated method for a variability aware circuit design for single parameter variation. The error in LUT method for process variability reports less than 3% for all process variation condition in 3σ range. The error in perdition of drain current and intrinsic gain for LUT model files are very close to the result of device simulation. The focus of the work was to established effective method to interlink process and SPICE parameters under variability. This required generating a large number of BSIM parameter ducks. Since there could be some inaccuracy in large set of BSIM parameters, we used LUT as a golden standard. We used LUT modeling as a benchmark for validation of our BSIM3 model In the final section of thesis, impact of multi parameter variation of the processes in device performance is modelled using RSM method; the model is verified using ANOVA method. Models are found to be sufficient and stable. The reported error is less than 1% in all cases. Monte Carlo simulation confirms stability and repeatability of the model. The model for random variabilty of process parameters are formulated using BSIM and compared with the LUT model. The model was tested using a benchmark circuit. The maximum error in Monte Carlo simulation is found to be less than 3% for output current and less than 8% for output impedance.