Geradores de referência, ou fontes de tensão de referência, são largamente empregados na composição de diversos circuitos eletrônicos, pois são responsáveis por gerar e manter uma tensão constante para o restante do circuito. Como se trata de um circuito analógico e que possui diversas condições a serem atendidas (baixo coeficiente de temperatura, baixa tensão de alimentação, baixa regulação de linha, dentre outras), sua complexidade é alta e isso se reflete no tempo/dificuldade de um projeto. Com a finalidade de aumentar a qualidade do circuito e diminuir o tempo de projeto, foi estudado o projeto de fontes de tensão de referência através da aplicação de metaheurísticas, que são métodos de otimização utilizados em problemas que não possuem solução analítica. As metaheurísticas aplicadas foram: algoritmos genéticos, simulated annealing e pattern search, todos disponíveis em uma toolbox de otimização do Matlab. A fonte projetada, utilizando uma topologia proposta neste trabalho, fornece uma tensão de referência de 0,302 V em 300 K a uma tensão mínima de operação de 1,01 V. O coeficiente de temperatura, no intervalo de -10°C a 90°C, é de 19 ppm/°C a 1,01 V e a regulação de linha, com tensão de alimentação no intervalo de 1,01 V a 2,5 V, é de 81 ppm/V a 300 K. O consumo de potência é de 4,2 \'mü\'W, também em 300 K e a 1,01 V e a área é de 0,061 \'MM POT.2\'. Como resultado, mostrou-se a eficiência da utilização destes métodos no dimensionamento de elementos do circuito escolhido e foi obtida uma fonte de tensão de referência que atende aos critérios estabelecidos e é superior quanto ao critério de regulação de linha, quando comparada a outras fontes da literatura. Neste trabalho, foi utilizada a tecnologia CMOS de 0,35 \'mü\'m da Austria Micro Systems (AMS). / Voltage references are widely employed to compose electronic circuits, since they are responsible for generating and maintaining a constant voltage to the rest of the circuit. As it is an analog circuit and it has several conditions to fulfill (low temperature coefficient, low supply voltage, low line regulation, among others), its complexity is high, which reflects at the time/difficulties of a design. In order to increase the quality of the circuit and to minimize the design time, it was studied voltage references design using metaheuristics, which are optimization methods used in problems with no analytical solution. The applied metaheuristics were: genetic algorithms, simulated annealing and pattern search, they are all available in an optimization toolbox at Matlab. The designed voltage reference, applying a topology proposed in this work, provides a reference voltage of 0.302 V at 300 K at a minimum supply voltage of 1.01 V. The temperature coefficient, from -10°C to 90°C, is 19 ppm/°C at 1.01 V and the line regulation, using a supply voltage from 1.01 V to 2.5 V, is 81 ppm/V at 300 K. The power consumption is 4.2 W also at 300 K and 1.01 V and the area is 0.061 \'MM POT.2\'. As a result, it was shown that those methods are efficient in sizing the devices of the chosen topology and it was obtained a voltage reference that fulfills all established criteria and that is superior at the line regulation criterion, when compared to other voltage reference of the literature. In this work, the 0.35-\'mü\'m CMOS technology provided by Austria Micro Systems (AMS) was used.

In this report we describe an adaptive simulated annealing method for sizing the devices in analog circuits. The motivation for use an adaptive simulated annealing method for analog circuit design are to increase the efficiency of the design circuit. To demonstrate the functionality and the performance of the approach, an operational transconductance amplifier is simulated. The circuit is modeled with symbolic equations that are derived automatically by a simulator.

Switching power converters are an indispensable part of every battery-operated consumer electronic product, nourishing regulated voltages to various subsystems. In these circuits, sensing the inductor current is not only necessary for protection and control but also is critical to be done in a lossless and accurate fashion for state-of-the-art advanced control techniques, which are devised to optimize transient response, increase the efficiency over a wide range of loads, eliminate off-chip compensation networks, and integrate the power inductor. However, unavailability of a universal, integrable, lossless, and accurate current-sensing technique impedes the realization of those advanced techniques and limit their applications. Unfortunately, use of a conventional series sense resistor is not recommended in high-performance, high-power switching regulators where more than 90% efficiency is required because of their high current levels. A handful of lossless current-sensing techniques are available but their accuracies are significantly lower than the traditional sense resistor scheme. Among available lossless but not accurate techniques, an off-chip, filter-based method that uses a tuned filter across the inductor to estimate current flow and its accuracy is dependent on the inductance and its equivalent series resistance (ESR) was selected for improvement because of its inherent continuous and low-noise operation. A schemes is proposed to adapt the filter technique for integration by automatically adjusting bandwidth and gain of an on-chip programmable gm-C filter to the off-chip power inductor during the system start-up through measuring the inductance and its ESR with on-chip generated test currents. The IC prototype in AMI s 0.5-um CMOS process achieved overall DC and AC gain errors of 8% and 9%, respectively, at 0.8 A DC load and 0.2 A ripple currents for inductors from 4 uH-14 uH and ESR from 48 mOhm to 384 mOhm when lossless, state-of-the-art schemes achieve 20 40% error and only when the nominal specifications of power component (power MOSFET or inductor) are known. Moreover, the proposed circuit improved the efficiency of a test bed current-mode controlled switching regulator by more than 2.6% at 0.8 A load compared to the traditional sense resistor technique with a 50 mOhm sense resistor.

<p>In this report we describe an adaptive simulated annealing method for sizing the devices in analog circuits. The motivation for use an adaptive simulated annealing method for analog circuit design are to increase the efficiency of the design circuit. To demonstrate the functionality and the performance of the approach, an operational transconductance amplifier is simulated. The circuit is modeled with symbolic equations that are derived automatically by a simulator.</p>

Este trabalho apresenta um estudo sobre o comportamento de circuitos analógicos CMOS quando sujeitos aos efeitos de dose total ionizante. Os efeitos de dose total são resultado da interação entre a radiação ionizante e as camadas dielétricas dos dispositivos semicondutores, provocando o acúmulo de cargas nestas estruturas e a degradação dos parâmetros elétricos dos dispositivos. Com o objetivo de mensurar estes efeitos em circuitos analógicos CMOS, realizou-se um ensaio de irradiação, submetendo-os à incidência de radiação ionizante – proveniente de uma fonte 60Co – até a acumulação de 490 krad de dose. Como objeto de estudo, foram utilizadas sete referências de tensão, um regulador de tensão e uma fonte de corrente, fabricados em tecnologia CMOS de 130 nm (IBM CM8RF). Os resultados obtidos demonstram a degradação do desempenho destes circuitos em virtude dos efeitos de dose total, apontando também, diferentes níveis de sensibilidade entre as topologias utilizadas. Tais resultados obtidos podem ser utilizados para o estudo de técnicas de tolerância aos efeitos de dose total para as diferentes topologias analisadas. / This work presents a study on the behavior of CMOS analog circuits when subjected to total ionizing dose effects. The effects of total dose are the result of interaction between the ionizing radiation and the dielectric layers of semiconductor devices, causing charge buildup in these structures and affecting electrical parameters of the devices. In order to measure these effects in CMOS analog circuits, an irradiation test was performed, subjecting these circuits to the incidence of ionizing radiation – from a 60Co source – up to 490 krad of dose. Several circuits were employed as object of this study, including seven voltage references, one voltage regulator, and one current source, all fabricated in a CMOS 130 nm technology (IBM CM8RF). The obtained results demonstrated a performance degradation of these circuits due to total dose effects, showing different levels of sensitivity for the employed topologies. These results can be used for the research on tolerance techniques for total dose effects in the different topologies analyzed.

Este trabalho apresenta um estudo sobre o comportamento de circuitos analógicos CMOS quando sujeitos aos efeitos de dose total ionizante. Os efeitos de dose total são resultado da interação entre a radiação ionizante e as camadas dielétricas dos dispositivos semicondutores, provocando o acúmulo de cargas nestas estruturas e a degradação dos parâmetros elétricos dos dispositivos. Com o objetivo de mensurar estes efeitos em circuitos analógicos CMOS, realizou-se um ensaio de irradiação, submetendo-os à incidência de radiação ionizante – proveniente de uma fonte 60Co – até a acumulação de 490 krad de dose. Como objeto de estudo, foram utilizadas sete referências de tensão, um regulador de tensão e uma fonte de corrente, fabricados em tecnologia CMOS de 130 nm (IBM CM8RF). Os resultados obtidos demonstram a degradação do desempenho destes circuitos em virtude dos efeitos de dose total, apontando também, diferentes níveis de sensibilidade entre as topologias utilizadas. Tais resultados obtidos podem ser utilizados para o estudo de técnicas de tolerância aos efeitos de dose total para as diferentes topologias analisadas. / This work presents a study on the behavior of CMOS analog circuits when subjected to total ionizing dose effects. The effects of total dose are the result of interaction between the ionizing radiation and the dielectric layers of semiconductor devices, causing charge buildup in these structures and affecting electrical parameters of the devices. In order to measure these effects in CMOS analog circuits, an irradiation test was performed, subjecting these circuits to the incidence of ionizing radiation – from a 60Co source – up to 490 krad of dose. Several circuits were employed as object of this study, including seven voltage references, one voltage regulator, and one current source, all fabricated in a CMOS 130 nm technology (IBM CM8RF). The obtained results demonstrated a performance degradation of these circuits due to total dose effects, showing different levels of sensitivity for the employed topologies. These results can be used for the research on tolerance techniques for total dose effects in the different topologies analyzed.

Este trabalho apresenta um estudo sobre o comportamento de circuitos analógicos CMOS quando sujeitos aos efeitos de dose total ionizante. Os efeitos de dose total são resultado da interação entre a radiação ionizante e as camadas dielétricas dos dispositivos semicondutores, provocando o acúmulo de cargas nestas estruturas e a degradação dos parâmetros elétricos dos dispositivos. Com o objetivo de mensurar estes efeitos em circuitos analógicos CMOS, realizou-se um ensaio de irradiação, submetendo-os à incidência de radiação ionizante – proveniente de uma fonte 60Co – até a acumulação de 490 krad de dose. Como objeto de estudo, foram utilizadas sete referências de tensão, um regulador de tensão e uma fonte de corrente, fabricados em tecnologia CMOS de 130 nm (IBM CM8RF). Os resultados obtidos demonstram a degradação do desempenho destes circuitos em virtude dos efeitos de dose total, apontando também, diferentes níveis de sensibilidade entre as topologias utilizadas. Tais resultados obtidos podem ser utilizados para o estudo de técnicas de tolerância aos efeitos de dose total para as diferentes topologias analisadas. / This work presents a study on the behavior of CMOS analog circuits when subjected to total ionizing dose effects. The effects of total dose are the result of interaction between the ionizing radiation and the dielectric layers of semiconductor devices, causing charge buildup in these structures and affecting electrical parameters of the devices. In order to measure these effects in CMOS analog circuits, an irradiation test was performed, subjecting these circuits to the incidence of ionizing radiation – from a 60Co source – up to 490 krad of dose. Several circuits were employed as object of this study, including seven voltage references, one voltage regulator, and one current source, all fabricated in a CMOS 130 nm technology (IBM CM8RF). The obtained results demonstrated a performance degradation of these circuits due to total dose effects, showing different levels of sensitivity for the employed topologies. These results can be used for the research on tolerance techniques for total dose effects in the different topologies analyzed.

Neste trabalho é apresentado o projeto de uma fonte de tensão de referência, um circuito capaz de prover uma tensão invariante com a temperatura, a tensão de alimentação e o processo de fabricação. São apresentadas: as equações de funcionamento, os passos para a elaboração da uma topologia final, o dimensionamento dos parâmetros de projeto com o uso de algoritmos metaheurísticos, o desenho do layout e os resultados e análises finais. O projeto emprega a tecnologia CMOS de 0,35 &#956m com quatro camadas de metal da Austria Micro Systems, em que os VTH0\'s dos transistores NMOS e PMOS, modelo típico, são, respectivamente, 0,5 V e -0,7 V. O circuito de fonte de referência é do tipo bandgap e faz a soma ponderada de correntes proporcionais a temperatura para atingir uma tensão de referência. Obteve-se um circuito típico com 0,5 V de tensão de referência, coeficiente de temperatura de 15 ppm/ºC em intervalo de temperatura de -10 a 90ºC em 1,0 V de tensão de alimentação, regulação de linha de 263 ppm/V em um intervalo de variação de 1,0 V a 2,5 V em 27ºC, 2,7 &#956A de corrente consumida e área de 0,11 mm². A introdução de um bloco de ajuste de coeficiente de temperatura, com ajuste digital, permite que mais que 90% dos circuitos produzidos tenham um coeficiente de temperatura de até 30 ppm/ºC. As medidas realizadas no trabalho são provenientes de simulações elétricas realizadas com o ELDO e modelos BSIM3v3. / In this work is presented a design of a reference voltage source, circuits capable to provide an invariant voltage regardless of the temperature, power supply and fabrication process. It\'s presented: the operation equations, the steps to elaborate a final topology, the project parameter sizing using a metaheuristic algorithm, the drawing of the layout, and the final results and its analysis. The design employs an AMS-CMOS 0.35 &#956m technology with four metal levels, whose NMOS and PMOS VTH0\'s for a typical circuit is 0.5 V and -0.7 V. The reference voltage circuit is bandgap and performs a weighted summation of proportional temperature currents to achieve the voltage reference. A typical circuit was obtained with 0.5 V reference voltage, 15 ppm/ºC temperature coefficient in the temperature range of -10 to 90ºC under 1.0 V power supply, 263 ppm/V line regulation in the range of 1.0 V to 2.5 V under 27ºC, 2.7 &#956A power consumption in a 0.11 mm² area. For a projected circuit its also possible to ensure a temperate coefficient under 30 ppm/ºC, for more than 95% of the produced circuits, employing an adjustment block which ought to be digitally calibrated for each circuit.

Geradores de referência, ou fontes de tensão de referência, são largamente empregados na composição de diversos circuitos eletrônicos, pois são responsáveis por gerar e manter uma tensão constante para o restante do circuito. Como se trata de um circuito analógico e que possui diversas condições a serem atendidas (baixo coeficiente de temperatura, baixa tensão de alimentação, baixa regulação de linha, dentre outras), sua complexidade é alta e isso se reflete no tempo/dificuldade de um projeto. Com a finalidade de aumentar a qualidade do circuito e diminuir o tempo de projeto, foi estudado o projeto de fontes de tensão de referência através da aplicação de metaheurísticas, que são métodos de otimização utilizados em problemas que não possuem solução analítica. As metaheurísticas aplicadas foram: algoritmos genéticos, simulated annealing e pattern search, todos disponíveis em uma toolbox de otimização do Matlab. A fonte projetada, utilizando uma topologia proposta neste trabalho, fornece uma tensão de referência de 0,302 V em 300 K a uma tensão mínima de operação de 1,01 V. O coeficiente de temperatura, no intervalo de -10°C a 90°C, é de 19 ppm/°C a 1,01 V e a regulação de linha, com tensão de alimentação no intervalo de 1,01 V a 2,5 V, é de 81 ppm/V a 300 K. O consumo de potência é de 4,2 \'mü\'W, também em 300 K e a 1,01 V e a área é de 0,061 \'MM POT.2\'. Como resultado, mostrou-se a eficiência da utilização destes métodos no dimensionamento de elementos do circuito escolhido e foi obtida uma fonte de tensão de referência que atende aos critérios estabelecidos e é superior quanto ao critério de regulação de linha, quando comparada a outras fontes da literatura. Neste trabalho, foi utilizada a tecnologia CMOS de 0,35 \'mü\'m da Austria Micro Systems (AMS). / Voltage references are widely employed to compose electronic circuits, since they are responsible for generating and maintaining a constant voltage to the rest of the circuit. As it is an analog circuit and it has several conditions to fulfill (low temperature coefficient, low supply voltage, low line regulation, among others), its complexity is high, which reflects at the time/difficulties of a design. In order to increase the quality of the circuit and to minimize the design time, it was studied voltage references design using metaheuristics, which are optimization methods used in problems with no analytical solution. The applied metaheuristics were: genetic algorithms, simulated annealing and pattern search, they are all available in an optimization toolbox at Matlab. The designed voltage reference, applying a topology proposed in this work, provides a reference voltage of 0.302 V at 300 K at a minimum supply voltage of 1.01 V. The temperature coefficient, from -10°C to 90°C, is 19 ppm/°C at 1.01 V and the line regulation, using a supply voltage from 1.01 V to 2.5 V, is 81 ppm/V at 300 K. The power consumption is 4.2 W also at 300 K and 1.01 V and the area is 0.061 \'MM POT.2\'. As a result, it was shown that those methods are efficient in sizing the devices of the chosen topology and it was obtained a voltage reference that fulfills all established criteria and that is superior at the line regulation criterion, when compared to other voltage reference of the literature. In this work, the 0.35-\'mü\'m CMOS technology provided by Austria Micro Systems (AMS) was used.

Abstract Class A and class AB operational amplifiers are an essential part of a mixed- signal chip, where they are used as active filter sub-blocks, compensators, reference current generators and voltage buffers, to name just a few of many applications. For analog circuits such as operational amplifiers a mixed-signal chip is a very unfriendly operating environment, where the power supply is often corrupted by high current switching circuits. In addition, power supply voltages for analog blocks are shrinking, because of the deployment of new battery technologies and fine line length integrated circuit processes, which can reduce the amplifier dynamic range a problem requiring supply insensitive low voltage compatible amplifier topologies and other analog blocks. The aims of this thesis were to further develop the low voltage compatible class AB amplifier topologies published earlier by other authors, to improve their bandwidth efficiency by means of re-examining two- and three-stage amplifier compensation techniques and to find solutions for enhancing the high frequency power supply noise rejection performance of class A and class AB amplifiers without degrading their signal path stability. The class AB amplifier cores presented here improve the amplifier’s power supply noise insensitivity at high frequencies and increase bandwidth efficiency when compared to the commonly used two-stage Miller compensated amplifier, enabling the construction of better buffers and more power-efficient and reliable low voltage mixed signal chips.