Made available in DSpace on 2015-03-03T15:47:46Z (GMT). No. of bitstreams: 1 JoseAGS_DISSERT.pdf: 2330310 bytes, checksum: 85a4a01483a651e7ffb81f908e9c087a (MD5) Previous issue date: 2010-08-06 / Os sensores inteligentes s?o dispositivos que se diferenciam dos sensores comuns por apresentar capacidade de processamento sobre os dados monitorados. Eles tipicamente s?o compostos por uma fonte de alimenta??o, transdutores (sensores e atuadores), mem?ria, processador e transceptor. De acordo com o padr?o IEEE 1451 um sensor inteligente pode ser dividido em m?dulos TIM e NCAP que devem se comunicar atrav?s de uma interface padronizada chamada TII. O m?dulo NCAP ? a parte do sensor inteligente que comporta o processador. Portanto, ele ? o respons?vel por atribuir a caracter?stica de intelig?ncia ao sensor. Existem v?rias abordagens que podem ser utilizadas para o desenvolvimento desse m?dulo, dentre elas se destacam aquelas que utilizam microcontroladores de baixo custo e/ou FPGA. Este trabalho aborda o desenvolvimento de uma arquitetura hardware/software para um m?dulo NCAP segundo o padr?o IEEE 1451.1. A infra-estrutura de hardware ? composta por um driver de interface RS-232, uma mem?ria RAM de 512kB, uma interface TII, o processador embarcado NIOS II e um simulador do m?dulo TIM. Para integra??o dos componentes de hardware ? utilizada ferramenta de integra??o autom?tica SOPC Builder. A infra-estrutura de software ? composta pelo padr?o IEEE 1451.1 e pela aplica??o espec? ca do NCAP que simula o monitoramento de press?o e temperatura em po?os de petr?leo com o objetivo de detectar vazamento. O m?dulo proposto ? embarcado em uma FPGA e para a sua prototipa??o ? usada a placa DE2 da Altera que cont?m a FPGA Cyclone II EP2C35F672C6. O processador embarcado NIOS II ? utilizado para dar suporte ? infra-estrutura de software do NCAP que ? desenvolvido na linguagem C e se baseia no padr?o IEEE 1451.1. A descri??o do comportamento da infra-estrutura de hardware ? feita utilizando a linguagem VHDL

A constante evolução de métodos, tecnologias e ferramentas associadas na área de projeto fornece maior capacidade para o projetista. Entretanto, ela também aumenta os requisitos de interfaces e controle do conjunto de componentes de projeto consideravelmente. Tipicamente, este aspecto está presente na área de Projeto Orientado para a Manufatura (DFM) onde existem diversos distintos componentes. Cada um dos componentes existentes, ou futuros, pode ter foco diferente, consequentemente com requisitos de informação, utilização e execução distintos. Este trabalho propõe a utilização de padrões conceituais flexíveis de informação e controle de forma abrangente em uma arquitetura de Projeto Orientado para a Manufatura (DFM). O objetivo principal é auxiliar a análise e resolução de DFM, bem como dar suporte à atividade de projeto estruturando e propondo uma solução em relevantes aspectos em DFM: estruturação do contexto das informações (ou conhecimento) em DFM. A arquitetura utiliza as seguintes atividades de projeto em processos de usinagem: Tolerância, Custo, Acessibilidade da ferramenta, Disponibilidade de máquinas e ferramentas e Análise de materiais para demonstrar a relevância da correta contextualização e utilização da informação no domínio DFM . Sob forma geral, concomitantemente, as amplas necessidades de compreensão dos distintos tipos e formas da informação em DFM demandam que uma arquitetura de projeto tenha capacidade de gerenciar/administrar diferentes contextos de informações de projeto. Este é um tópico relevante tendo em vista que existem diferentes atividades DFM que eventualmente devem ser incluídas no ato de projetar. Tipicamente, cada uma delas tem requisitos distintos em termos de dados e conhecimento, ou contextualização do projeto, que idealmente poderiam ser gerenciados através da arquitetura de informação atual – STEP.Aarquitetura proposta gerencia contextos de informações de projeto através de ontologias direcionadas no domínio DFM. Através dela, será possível compreender e utilizar melhor as intrínsecas interfaces existentes nas informações deste domínio, além de, através disto, aumentar a flexibilidade e eficácia de sistemas DFM. / This work proposes the use of industry standards to support the utilization of Design for Manufacturing (DFM) techniques in a comprehensive scale in the design field. The specific aspect being considered in an architecture is the definition and structure of DFM information context. In order to demonstrate the research concepts, some design activities are implemented the framework (which is focused in machining processes): Tolerancing model, Cost model based on material remove processes, Tool Accessibility model taking into consideration the part being designed, Availability of Machines and Tools model, and Material analysis. The broad needs of design–based frameworks, in general, require that its architecture must have the capabilities to handle di erent framework design information utilization contexts, or information context concepts. This is a relevant aspect since there are severalDFMcomponents/activities that preferably should be included in the design process. Traditionally, each one of them might have distinct data & knowledge requirements, which can be handled by the current information architecture – STEP – only in part. Additionally, each one of them might have, or need, di erent forms of understanding DFM information (information context). The framework handles information context concepts through the use of the ontologies targeted to the DFMfield. It is expected that a better comprehension and usage of the intrinsic information interfaces existent in its domain be achieved. Through it, more flexible and e ective DFM systems information-wise can be obtained.

Made available in DSpace on 2014-12-17T15:47:56Z (GMT). No. of bitstreams: 1 AlbaSBL_DISSERT.pdf: 4454568 bytes, checksum: 25c4881845467354b0805f55975884ef (MD5) Previous issue date: 2011-03-30 / Nowadays several electronics devices support digital videos. Some examples of these devices are cellphones, digital cameras, video cameras and digital televisions. However, raw videos present a huge amount of data, millions of bits, for their representation as the way they were captured. To store them in its primary form it would be necessary a huge amount of disk space and a huge bandwidth to allow the transmission of these data. The video compression becomes essential to make possible information storage and transmission. Motion Estimation is a technique used in the video coder that explores the temporal redundancy present in video sequences to reduce the amount of data necessary to represent the information. This work presents a hardware architecture of a motion estimation module for high resolution videos according to H.264/AVC standard. The H.264/AVC is the most advanced video coder standard, with several new features which allow it to achieve high compression rates. The architecture presented in this work was developed to provide a high data reuse. The data reuse schema adopted reduces the bandwidth required to execute motion estimation. The motion estimation is the task responsible for the largest share of the gains obtained with the H.264/AVC standard so this module is essential for final video coder performance. This work is included in Rede H.264 project which aims to develop Brazilian technology for Brazilian System of Digital Television / Diversos aparelhos eletr?nicos atuais d?o suporte ? utiliza??o de v?deos digitais: celulares, c?meras fotogr?ficas, filmadoras e TVs digitais s?o alguns exemplos. Entretanto, esses v?deos, tal como foram capturados, apresentam uma grande quantidade de informa??o, utilizando milh?es de bits para sua representa??o. Para realizar o armazenamento dos dados na sua forma prim?ria, seria necess?ria uma quantidade enorme de espa?o e uma grande largura de banda para realizar a transmiss?o. A compress?o de v?deos torna-se, ent?o, essencial para possibilitar o armazenamento e a transmiss?o destes dados. O estimador de movimento, um dos m?dulos do codificador, explora a redund?ncia temporal existente nas sequ?ncias de v?deo para reduzir a quantidade de dados necess?ria ? representa??o da informa??o. Este trabalho apresenta uma arquitetura em hardware para o estimador de movimento para v?deos de alta resolu??o, segundo o padr?o H.264/AVC. O padr?o H.264/AVC ? o mais novo padr?o de compress?o de v?deos que possibilita, gra?as a uma s?rie de inova??es, alcan?ar elevadas taxas de compress?o. A arquitetura apresentada neste trabalho foi projetada para permitir o m?ximo reuso de dados, visando a diminui??o da largura de banda necess?ria para realizar o processo de estima??o de movimento. ? na estima??o de movimento que residem os maiores ganhos do padr?o e, por isso, este m?dulo ? essencial para a efici?ncia do codificador como um todo. Este trabalho est? inserido no projeto Rede H.264, que visa desenvolver tecnologia brasileira para o Sistema Brasileiro de Televis?o Digital

L'accroissement d'efficacite des réseaux d'interconnexion et la vulgarisation des machines multiprocesseurs permettent la réalisation de machines parallèles a mémoire distribuée de faible coût: les grappes de multiprocesseurs. Elles nécessitent l'exploitation à la fois du parallélismeà grain fin, interne à un multiprocesseur offert par la multiprogrammation légère, et du parallélisme à gros grain entre les différents multiprocesseurs. L'exploitation simultanée de ces deux types de parallélisme exige une méthode de communication entre les processus légers qui ne partagent pas le mêmme espace d'adressage. Le travail de cette thèse porte sur le problème de l'Intégration de la multiprogrammation légère et des communications sur grappes de multiprocesseurs symétriques (SMP). II porte plus précisément sur evaluation et le reglage du noyau exécutif ATHAPASCAN-0 sur ce type d'architecture. ATHAPASCAN-0 est un noyau exécutif, portable, développé au sein du projet APACHE (CNRS-INPG-INRIA-UJF), qui combine la multiprogrammation légère et la communication par échange de messages. La portabilité est assurée par une organisation en couches basée sur les standards POSIX threads et MPI largement répandus. ATHAPASCAN-0 étend le modèle de réseau statique de processus «lourds» communicants tel que MPI, PVM, etc,à celui d'un réseau dynamique de processus légers communicants. La technique de base est la multiprogrammation lègere des communications et des calculs. La progression des communications exige la scrutation de état du reseau et l'enchainement des opérations de transferts. L'efficacité repose sur la minimisation de ces opérations. De plus, l'emploi de multiprocesseurs ajoute des problèmes spécifiques dus à l'apparition d'un parallélisme réel entre calcul et communication. Ces problèmes sont présentés et des solutions sont proposées pour l'environnement ATHAPASCAN-0. Ces solutions sont évaluées sur des grappes de multiprocesseurs. / The continuous price reduction for commodity PC multiprocessors and the availability of fast network interfaces have made cluster of multiprocessors an attractive low-price alternative to build parallel systems. Multiprocessor clusters offer two levels of parallelism: a fine grain parallelism inside a single multiprocessor and a coarse grain among them. A mechanism must be provided to exploit both levels of parallelism simultaneously. This requires to provide communications between threads belonging to different addresses spaces. This dissertation addresses the problem of integrating threads and communications on ATHAPASCAN-0 run time system. ATHAPASCAN-0 is a portable run time for cluster of multiprocessors developed as part of the APACHE project (CNRS-INPG-INRIA-UJF). Portability is achieved by a layered organization based on standards like POSIX threads and MPI. The ATHAPASCAN-0 run time system extends the heavy-weight process communication model of message passing libraries such as MPI, PVM, etc, into a lighter dynamic network of communicating threads. Multiprogramming is the key concept used. Communication progress is based on a network polling basis to handle incoming messages and to deliver outgoing communications requests. Performance is strongly dependent on the way these operations are implemented. Additionally, multiprocessors introduce some programming problems like overhead of cache coherency mechanisms, method of managing concurrent accesses and efficient mutex locking to avoid unnecessary context switching. These problems are analyzed and solutions are implemented in the ATHAPASCAN-0 run time system. An evaluation of these solutions is performed on a cluster of multiprocessors.

L'accroissement d'efficacite des réseaux d'interconnexion et la vulgarisation des machines multiprocesseurs permettent la réalisation de machines parallèles a mémoire distribuée de faible coût: les grappes de multiprocesseurs. Elles nécessitent l'exploitation à la fois du parallélismeà grain fin, interne à un multiprocesseur offert par la multiprogrammation légère, et du parallélisme à gros grain entre les différents multiprocesseurs. L'exploitation simultanée de ces deux types de parallélisme exige une méthode de communication entre les processus légers qui ne partagent pas le mêmme espace d'adressage. Le travail de cette thèse porte sur le problème de l'Intégration de la multiprogrammation légère et des communications sur grappes de multiprocesseurs symétriques (SMP). II porte plus précisément sur evaluation et le reglage du noyau exécutif ATHAPASCAN-0 sur ce type d'architecture. ATHAPASCAN-0 est un noyau exécutif, portable, développé au sein du projet APACHE (CNRS-INPG-INRIA-UJF), qui combine la multiprogrammation légère et la communication par échange de messages. La portabilité est assurée par une organisation en couches basée sur les standards POSIX threads et MPI largement répandus. ATHAPASCAN-0 étend le modèle de réseau statique de processus «lourds» communicants tel que MPI, PVM, etc,à celui d'un réseau dynamique de processus légers communicants. La technique de base est la multiprogrammation lègere des communications et des calculs. La progression des communications exige la scrutation de état du reseau et l'enchainement des opérations de transferts. L'efficacité repose sur la minimisation de ces opérations. De plus, l'emploi de multiprocesseurs ajoute des problèmes spécifiques dus à l'apparition d'un parallélisme réel entre calcul et communication. Ces problèmes sont présentés et des solutions sont proposées pour l'environnement ATHAPASCAN-0. Ces solutions sont évaluées sur des grappes de multiprocesseurs. / The continuous price reduction for commodity PC multiprocessors and the availability of fast network interfaces have made cluster of multiprocessors an attractive low-price alternative to build parallel systems. Multiprocessor clusters offer two levels of parallelism: a fine grain parallelism inside a single multiprocessor and a coarse grain among them. A mechanism must be provided to exploit both levels of parallelism simultaneously. This requires to provide communications between threads belonging to different addresses spaces. This dissertation addresses the problem of integrating threads and communications on ATHAPASCAN-0 run time system. ATHAPASCAN-0 is a portable run time for cluster of multiprocessors developed as part of the APACHE project (CNRS-INPG-INRIA-UJF). Portability is achieved by a layered organization based on standards like POSIX threads and MPI. The ATHAPASCAN-0 run time system extends the heavy-weight process communication model of message passing libraries such as MPI, PVM, etc, into a lighter dynamic network of communicating threads. Multiprogramming is the key concept used. Communication progress is based on a network polling basis to handle incoming messages and to deliver outgoing communications requests. Performance is strongly dependent on the way these operations are implemented. Additionally, multiprocessors introduce some programming problems like overhead of cache coherency mechanisms, method of managing concurrent accesses and efficient mutex locking to avoid unnecessary context switching. These problems are analyzed and solutions are implemented in the ATHAPASCAN-0 run time system. An evaluation of these solutions is performed on a cluster of multiprocessors.

L'accroissement d'efficacite des réseaux d'interconnexion et la vulgarisation des machines multiprocesseurs permettent la réalisation de machines parallèles a mémoire distribuée de faible coût: les grappes de multiprocesseurs. Elles nécessitent l'exploitation à la fois du parallélismeà grain fin, interne à un multiprocesseur offert par la multiprogrammation légère, et du parallélisme à gros grain entre les différents multiprocesseurs. L'exploitation simultanée de ces deux types de parallélisme exige une méthode de communication entre les processus légers qui ne partagent pas le mêmme espace d'adressage. Le travail de cette thèse porte sur le problème de l'Intégration de la multiprogrammation légère et des communications sur grappes de multiprocesseurs symétriques (SMP). II porte plus précisément sur evaluation et le reglage du noyau exécutif ATHAPASCAN-0 sur ce type d'architecture. ATHAPASCAN-0 est un noyau exécutif, portable, développé au sein du projet APACHE (CNRS-INPG-INRIA-UJF), qui combine la multiprogrammation légère et la communication par échange de messages. La portabilité est assurée par une organisation en couches basée sur les standards POSIX threads et MPI largement répandus. ATHAPASCAN-0 étend le modèle de réseau statique de processus «lourds» communicants tel que MPI, PVM, etc,à celui d'un réseau dynamique de processus légers communicants. La technique de base est la multiprogrammation lègere des communications et des calculs. La progression des communications exige la scrutation de état du reseau et l'enchainement des opérations de transferts. L'efficacité repose sur la minimisation de ces opérations. De plus, l'emploi de multiprocesseurs ajoute des problèmes spécifiques dus à l'apparition d'un parallélisme réel entre calcul et communication. Ces problèmes sont présentés et des solutions sont proposées pour l'environnement ATHAPASCAN-0. Ces solutions sont évaluées sur des grappes de multiprocesseurs. / The continuous price reduction for commodity PC multiprocessors and the availability of fast network interfaces have made cluster of multiprocessors an attractive low-price alternative to build parallel systems. Multiprocessor clusters offer two levels of parallelism: a fine grain parallelism inside a single multiprocessor and a coarse grain among them. A mechanism must be provided to exploit both levels of parallelism simultaneously. This requires to provide communications between threads belonging to different addresses spaces. This dissertation addresses the problem of integrating threads and communications on ATHAPASCAN-0 run time system. ATHAPASCAN-0 is a portable run time for cluster of multiprocessors developed as part of the APACHE project (CNRS-INPG-INRIA-UJF). Portability is achieved by a layered organization based on standards like POSIX threads and MPI. The ATHAPASCAN-0 run time system extends the heavy-weight process communication model of message passing libraries such as MPI, PVM, etc, into a lighter dynamic network of communicating threads. Multiprogramming is the key concept used. Communication progress is based on a network polling basis to handle incoming messages and to deliver outgoing communications requests. Performance is strongly dependent on the way these operations are implemented. Additionally, multiprocessors introduce some programming problems like overhead of cache coherency mechanisms, method of managing concurrent accesses and efficient mutex locking to avoid unnecessary context switching. These problems are analyzed and solutions are implemented in the ATHAPASCAN-0 run time system. An evaluation of these solutions is performed on a cluster of multiprocessors.

Esta tese objetiva propor uma metodologia de especificação de requisitos de usabilidade e segurança orientada para arquitetura (MERUSA) aplicável a sistemas digitais de automação distribuídos e abertos. A estratégia utilizada para atingir esse objetivo consiste no desenvolvimento de uma metodologia focalizada nos processos de elicitação e análise dos requisitos de usabilidade e segurança, sincronizada com a evolução da arquitetura do sistema computacional. O modelo de referência ODP (Open Distributed Process) é utilizado como uma referência básica desse processo, fornecendo conceitos, procedimentos e modelos adequados à especificação e ao desenvolvimento de sistemas distribuídos e abertos de automação (orientados a objeto ou não), permitindo obter uma infra-estrutura coerente e gerenciável, com exigentes requisitos de integração. A eficácia da metodologia é verificada com a sua aplicação a um meta-modelo de especificação de projeto para sistemas digitais de controle distribuído de transmissão de energia para o sistema elétrico brasileiro. / This thesis purposes one new architecture oriented safety and usability requirements specification methodology (MERUSA) applied to open and distributed automation digital systems. The strategy used to achieve this goal consists on the development of a methodology centered on safety and usability requirement elicitation and analysis processes, synchronized with computational system architectural evolution. The RM-ODP (Reference Model of Open Distributed Process) is used as basic reference of this process. This pattern. supplies concepts, procedures and models appropriated to open and distributed system specification and development (object oriented or not), providing one coherent and manageable framework, with strong integration requirements. The methodology effectiveness is verified with its application to a project specification meta-model for energy transmission distributed control digital systems of Brazilian electrical system.

Esta tese objetiva propor uma metodologia de especificação de requisitos de usabilidade e segurança orientada para arquitetura (MERUSA) aplicável a sistemas digitais de automação distribuídos e abertos. A estratégia utilizada para atingir esse objetivo consiste no desenvolvimento de uma metodologia focalizada nos processos de elicitação e análise dos requisitos de usabilidade e segurança, sincronizada com a evolução da arquitetura do sistema computacional. O modelo de referência ODP (Open Distributed Process) é utilizado como uma referência básica desse processo, fornecendo conceitos, procedimentos e modelos adequados à especificação e ao desenvolvimento de sistemas distribuídos e abertos de automação (orientados a objeto ou não), permitindo obter uma infra-estrutura coerente e gerenciável, com exigentes requisitos de integração. A eficácia da metodologia é verificada com a sua aplicação a um meta-modelo de especificação de projeto para sistemas digitais de controle distribuído de transmissão de energia para o sistema elétrico brasileiro. / This thesis purposes one new architecture oriented safety and usability requirements specification methodology (MERUSA) applied to open and distributed automation digital systems. The strategy used to achieve this goal consists on the development of a methodology centered on safety and usability requirement elicitation and analysis processes, synchronized with computational system architectural evolution. The RM-ODP (Reference Model of Open Distributed Process) is used as basic reference of this process. This pattern. supplies concepts, procedures and models appropriated to open and distributed system specification and development (object oriented or not), providing one coherent and manageable framework, with strong integration requirements. The methodology effectiveness is verified with its application to a project specification meta-model for energy transmission distributed control digital systems of Brazilian electrical system.